SPI master

已于 2023-05-25 14:10:02 修改
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文章标签： fpga开发
于 2023-05-25 13:46:51 首次发布
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版权 
`timescale 1ns/1ns
//为适应菊花链dummy需求，状态机中增加dummy状态来做sck输出
module spi_master
#(
    parameter   CLK_FREQUENCE   = 50_000_000    ,   //系统时钟50M
                SPI_FREQUENCE   = 12_500_000    ,   //SPI 速率不超过15M，分区数少建议频率低一点
                WDATA           = 16            ,           
                CPOL            = 1'b0,
                CPHA            = 1'b0
    
)
(
	input	                    clk         ,               //system_clock
	input	                    rst_n       ,               //system_rst   rst=0;
    input                       spi_wr      ,               //SPI传输开始使能,1脉冲
    input [WDATA -1  :0]        data_in     ,               //输入数据
    // input                       data_vild   ,
    input [WDATA -1  :0]        dummy_num   ,               //控制输出延时空白
    input                       d_start  ,
    output               reg    finish      ,
    output reg [WDATA -1  :0]   data_out    ,
       
    output               reg    sck         ,
	output	                    mosi        ,
	input	                    miso        ,
	output	                    csb         
);
        
    parameter   CNT             = (CLK_FREQUENCE/SPI_FREQUENCE)*2;
    parameter   CNT_WDITH       = clogb2(CLK_FREQUENCE/SPI_FREQUENCE);
    parameter   SHIFT_WDITH     = clogb2(WDATA);
    
    //SPI_TX状态机
	reg [2:0]                       tx_state_c,tx_state_n;
	reg [SHIFT_WDITH - 1 :0]        dummy_cnt   ;                       //    
	reg [SHIFT_WDITH - 1 :0]        tx_shift_cnt;
	reg [WDATA + CPHA -1 :0]        tx_shift_r;
	reg                             mosi_out;
	reg                             cs;
    
    
	localparam	 IDLE   = 3'b000;
	localparam	 START  = 3'b001;
	localparam   SHIFT  = 3'b010;
	localparam   DUMMY  = 3'b011;
	localparam   FINISH = 3'b100;
    
//==============================================================================
//  sck时钟产生
//==============================================================================    
    reg [CNT_WDITH - 1: 0]      clk_cnt;
    reg                         clk_cnt_en;
    always@ (posedge clk or negedge rst_n)            //sck时钟计数
    begin
        if(!rst_n)
            clk_cnt <= 'd0;
        else if(clk_cnt_en == 1'b1)
            if(clk_cnt == CNT - 1)
                clk_cnt <= 'd0;
            else
                clk_cnt <= clk_cnt + 1'b1;
        else
            clk_cnt <= 'd0;
    end
    
    always @ (posedge clk or negedge rst_n)
    begin
        if(!rst_n)
            clk_cnt_en <= 1'b0;
        else
            if(clk_cnt == CNT - 1)
                if(tx_state_n == FINISH)
                    clk_cnt_en <= 1'b0;
                else
                    clk_cnt_en <= clk_cnt_en;
            else
                if(tx_state_c == SHIFT || tx_state_c == DUMMY)
                    clk_cnt_en <= 1'b1;
                else
                    clk_cnt_en <= clk_cnt_en;
                    
    end
    
    always@ (posedge clk or negedge rst_n)
    begin
        if(!rst_n)
            sck <= CPOL[0];
        else if(clk_cnt_en == 1'b1)
            if(clk_cnt == CNT/2 - 1)
                sck <= ~CPOL[0];
            else if(clk_cnt == CNT - 1)
                sck <= CPOL[0];
            else
                 sck <=  sck;
        else
            sck <= CPOL[0];
    end
    
    wire                        sck_posedge;
    wire                        sck_negedge;
    reg                         sck0;
    reg                         sck1;
    
    always@ (posedge clk or negedge rst_n) 
    begin
        if(!rst_n)begin
            sck0    <= CPOL[0];
            sck1    <= CPOL[0];
        end
        else if(clk_cnt_en == 1'b1)begin
            sck0    <= sck;
            sck1    <= sck0;
        end
        else begin
            sck0    <= CPOL[0];
            sck1    <= CPOL[0];
        end
    end
    
    assign  sck_posedge = sck0 && ~sck1;
    assign  sck_negedge = sck1 && ~sck0;
    
    wire                        shift_en;                 
    wire                        sampl_en;                 
    generate
        case({CPOL[0],CPHA[0]})
            2'b00:begin
                assign shift_en = sck_negedge;
                assign sampl_en = sck_negedge;
            end
            
            2'b01:begin
                assign shift_en = sck_posedge;
                assign sampl_en = sck_posedge;
            end
            
            2'b10:begin
                assign shift_en = sck_posedge;
                assign sampl_en = sck_posedge;
            end
            
            2'b11:begin
                assign shift_en = sck_negedge;
                assign sampl_en = sck_negedge;
            end
            default:begin
                assign shift_en = sck_negedge;
                assign sampl_en = sck_negedge;
            end
        endcase
    endgenerate
    
   

//  1	
	always@(posedge clk or negedge rst_n)
	begin
		if(rst_n == 1'b0)begin
			tx_state_c <= IDLE;
		end
		else begin
			tx_state_c <= tx_state_n;
		end	
	end
//  2	
	always@(*)
	begin
		case(tx_state_c)
			IDLE:begin
                if(spi_wr == 1'b1)
                    tx_state_n = START;
                else if(d_start == 1'b1)
                    tx_state_n = DUMMY;
                else 
                    tx_state_n = IDLE;
			end
			
			START:begin
				tx_state_n = SHIFT;
			end
            
            SHIFT:begin
                if((tx_shift_cnt == WDATA -1 + CPHA)&&(clk_cnt == CNT - 1))begin
                    tx_state_n = FINISH;
                end 
                else begin
                    tx_state_n = SHIFT;
                end
            end
            
            DUMMY:begin
                if((dummy_cnt == dummy_num - 1 + CPHA)&&(clk_cnt == CNT - 1))
                    tx_state_n = FINISH;
                else
                    tx_state_n = DUMMY;
            end
            
            FINISH:begin
                tx_state_n = IDLE;
            end
			
			default:begin
				tx_state_n = IDLE;
			end
		endcase
	end
//  3	
	always@(posedge clk or negedge rst_n)
	begin
		if(rst_n == 1'b0)begin
            // clk_cnt_en      <= 1'b0;
			tx_shift_cnt    <= 4'd0;
			tx_shift_r      <= 16'd0;
            dummy_cnt       <= 4'd0;
			mosi_out        <= 1'b0;        //输出寄存器
			cs              <= 1'b1;
            finish          <= 1'b0;
		end
		else case(tx_state_c)
			IDLE:begin
				// clk_cnt_en      <= 1'b0;
                tx_shift_cnt    <= 4'd0;
                tx_shift_r      <= 16'd0;
                dummy_cnt       <= 4'd0;
                mosi_out        <= 1'b0;        //输出寄存器
                cs              <= 1'b1;
                finish          <= 1'b0;
			end
			
			START:begin
				// clk_cnt_en                  <= 1'b1;
                tx_shift_r[WDATA-1 :0]      <= data_in;
                cs                          <= 1'b0;
			end
            
			SHIFT:begin
                if(shift_en)begin
                    // mosi_out        <= tx_shift_r[WDATA + CPHA -1];
                    tx_shift_r      <= {tx_shift_r[WDATA-1 :0],1'b0};
                    tx_shift_cnt    <= tx_shift_cnt + 1'b1;
                end
                // clk_cnt_en      <= 1'b1;
                cs              <= 1'b0;
			end
            
            DUMMY:begin
                if(shift_en)begin
                    mosi_out  <= 1'b0;
                    dummy_cnt <= dummy_cnt + 1'b1;
                end
                // clk_cnt_en      <= 1'b1;
                cs              <= 1'b0;
            end
            
            FINISH:begin
                // clk_cnt_en      <= 1'b0;
                cs              <= 1'b1;
                finish          <= 1'b1;
                tx_shift_r      <= 'd0;
            end
            
			default:begin
                
			end
		endcase
	end

    assign  mosi = tx_shift_r[WDATA + CPHA -1];
    assign  csb  = cs;    
    
always @(posedge clk or negedge rst_n) begin
	if (!rst_n) 
		data_out <= 'd0;
	else if (sampl_en) 
		data_out <= {data_out[WDATA-1:0],miso};
	else
		data_out <= data_out;
end

    
//位宽计算函数
    function integer clogb2 (input integer depth);
    begin
        for (clogb2=0; depth>0; clogb2=clogb2+1) 
            depth = depth >>1;                          
    end
    endfunction

    
    
endmodule

 

tb

`timescale 1ns/1ns

module tb_spi();

parameter	CLK_FREQUENCE	= 50_000_000		,
			SPI_FREQUENCE	= 12_500_000			,
			DATA_WIDTH		= 16					,
			CPOL			= 1'b1					,
			CPHA			= 1'b0					;

reg         xtal_clk;
reg         clk;
reg         rst_n;
reg [15:0]  data_in;
reg         spi_wr;
reg [15:0]  dummy_num;
reg         d_start;
reg         miso = 1'b0;


wire        finish;
wire        sck;


initial begin
    xtal_clk = 0;
    forever #10 xtal_clk= ~xtal_clk;
end

initial begin
    clk = 0;
    forever #10 clk = ~clk;
end

initial begin
    rst_n = 0;
    #200;
    rst_n = 1;  
end

initial fork
    datain_generate;
    spiwr_generate;
    debug_information;
    dstart_generate;
    dummynum_generate;
join

task datain_generate;
begin
    data_in = 0;
    @(posedge rst_n)
    data_in = 16'b1001_1101_1110_1011;
    @(posedge finish)
    data_in = 16'b1010_0011_1100_0110;
    @(posedge finish)
    ;
    @(posedge finish)
    #200 $stop;
end
endtask

task spiwr_generate;
begin
    spi_wr = 0;
    @(posedge rst_n)
    #20 spi_wr = 1;
    #20 spi_wr = 0;
    @(posedge finish)
    #200 spi_wr = 1;
    #20 spi_wr = 0;
end
endtask

task dstart_generate;
begin
    d_start = 0;
    @(posedge rst_n)
    ;
    @(posedge finish)
    ;
    @(posedge finish)
    #200 d_start = 1;
    #20 d_start = 0;
    
end
endtask

task dummynum_generate;
begin
    dummy_num = 0;
    @(posedge rst_n)
    dummy_num = 12;
end
endtask

task debug_information;
begin
    $display("----------------------------------------------");  
    $display("------------------   -----------------------");  
    $display("----------- SIMULATION RESULT ----------------");  
    $display("--------------       -------------------");  
    $display("----------------     ---------------------");  
    $display("----------------------------------------------");  
    $monitor("TIME = %d, mosi = %b, miso = %b, data_in = %b",$time, mosi, miso, data_in);  
end
endtask

//the generate block to generate the miso
generate
	if(CPOL == 0)
		always @(posedge sck) begin
			miso = $random;
		end
	else
		always @(negedge sck) begin
			miso = $random;
		end
endgenerate

spi_master 
    #(
        .CLK_FREQUENCE(CLK_FREQUENCE)    ,   //系统时钟50M
        .SPI_FREQUENCE(SPI_FREQUENCE)    ,   //SPI 速率不超过15M，分区数少建议频率低一点
        .WDATA        (DATA_WIDTH)            ,
        .CPOL         (CPOL),
        .CPHA         (CPHA)        
    
)
spi_master(
        .clk            (xtal_clk),
		.rst_n          (rst_n),
		.spi_wr         (spi_wr) ,
		.data_in        (data_in) ,
        .dummy_num      (dummy_num),
        .d_start        (d_start),
        .finish         (finish),

		.sck            (sck) ,
		.mosi           (mosi) ,
		.miso           (miso) ,
		.csb            (csb)


);

endmodule

CPOL=0,CPHA=0

CPOL=0,CPHA=1

CPOL=1,CPHA=0

CPOL=1,CPHA=1

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串行外设接口（Serial Peripheral Interface, SPI）逻辑设计部分 - spi_master
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05-16 1510
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本文件可以作为有需求的在校生学习使用，有完整的程序代码。
spi 主机控制器驱动(spi_master)
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12-03 287
spi_master /* linux/drivers/spi/spi_s3c24xx.c * * Copyright (c) 2006 Ben Dooks * Copyright (c) 2006 Simtec Electronics * Ben Dooks <ben@simtec.co.uk> * * This program is free softwar...
spi--master
Sun19910114的专栏
01-07 676
---------------------------------------------------------------------------------- -- Company: -- Engineer: -- -- Create Date: 14:08:05 04/09/2015 -- Design Name: -- Module Name: spi_master
spi_master.v
11-23
SPI是serial peripheral interface 的缩写，即串行外围设备接口。该接口是摩托罗拉公司提出的全双工同步通信的接口，该接口只有四根信号线，在芯片的管脚上只占用4根线，节约了芯片的管脚。在点对点的通信当中：无须寻址工作，使用该接口实现全双工通信，高效简单，一个主器件可以连接多个从设备，每个从设备有独立的片选信号。不过该接口有一个缺点，就是没有应答机制。
SPI_Master 使用心得
shx_2613的博客
03-09 791
项目背景：FPGA 串行模式控制9914出点频 需求： SPI 发送包含写模式 和 读模式，帧格式为地址加数据，数据长度是随寄存器的长度变化的。 另外空闲时钟和片选信号的不同也会导致读时序的不同。因此这个mater 必须包含 读/写功能 ，发送数据长度可变功能，等。 初步设想： 发射使能信号采用触发模式，一旦收到发送触发的上升沿就进入发送/读取状态机，同时输出busy信号耦合到触发上进行触发保护避免发送时被中断。 发射完毕后关闭busy信号。 状态机状态可分为： 空闲状态-> 等待发
spi master spi driver spi device
烟台 嵌入式产品开发
05-15 780
为了更好的将各个层次划分开来，互不影响。所以抽像出来了3个层次： 1、spi核心管理层 2、spi控制器驱动(作为spi master) 3、spi设备驱动(作为spi slave) 本来，master与slave之间可以直接进行通信，但是这样耦合程序就很大。 更改一点就得全改，因为spi的时钟有不同的极性以及空闲时时间线的定义包括，master提供 的时钟的最大频率都受到限制。所以引
spi Master core.doc
07-05
SPI Master Core文档详细介绍了这个核心的结构、寄存器配置及其功能，以下是根据提供的内容对SPI主控核心的深入解析： 1. **SPI主控核心介绍** SPI主控核心负责在SPI总线协议下驱动通信，它能够控制数据传输速率、...
SPI.rar_SPI Master_spi_vhdl SPI master
09-21
在这个"SPI.rar_SPI Master_spi_vhdl SPI master"项目中，重点是实现一个SPI主设备（Master）模块，该模块使用VHDL编程语言编写。 VHDL（VHSIC Hardware Description Language）是一种硬件描述语言，用于数字系统的...
SPI_master.rar_SPI Master_spi_spi_master
09-20
"SPI_master.rar_SPI Master_spi_spi_master"这个压缩包显然包含了关于SPI主设备程序的相关资料，主要针对SPI主控器的实现。 在SPI通信中，有四个重要的信号线：MISO（Master In, Slave Out）、MOSI（Master Out, ...
SPI_master verilog 代码
10-23
spi_master这段代码主要描述了SPI的一个通信协议，里面还包含了测试代码部分，已经通过本人的验证
spi 通信的master部分使用的verilog语言实现.zip
02-05
可以做为你的设计参考 module spi_master(rstb,clk,mlb,start,tdat,cdiv,din, ss,sck,dout,done,rdata); input rstb,clk,mlb,start; input [7:0] tdat; //transmit data input [1:0] cdiv; //clock divider input din; output reg ss; output reg sck; output reg dout;
spi_master.rar_SPI MASTER CPLD_SPI master core_fpga spi _maste
09-23
SPI主设备（SPI Master）是通信过程中的控制方，它可以驱动一个或多个从设备进行数据传输。在本项目中，我们将讨论如何在CPLD/FPGA中实现一个SPI主设备（SPI Master）核心。 1. **SPI协议基础** SPI协议是一种同步...
SPI_MASTER.rar_SPI Master_SPI VHDL_SPI状态机_SPI验证_master spi
09-23
在这个名为"SPI_MASTER.rar"的压缩包中，重点是介绍了一个用VHDL语言实现的SPI主设备（SPI Master）。VHDL是一种硬件描述语言，用于设计和实现数字逻辑系统，如FPGA或ASIC。 SPI Master的设计通常基于状态机，这是...
ESP32 学习笔记（八）SPI - SPI Master
InfiniteYuan
08-12 2万+
SPI Master driver 概述 ESP32有四个SPI外设，称为SPI0，SPI1，HSPI和VSPI。 SPI0完全专用于ESP32用于将连接的SPI闪存设备映射到存储器的闪存缓存。 SPI1连接到与SPI0相同的硬件线，用于写入闪存芯片。 HSPI和VSPI可以免费使用。 SPI1，HSPI和VSPI都有三条片选线，允许它们最多驱动三个SPI器件作为主器件。 spi_maste...
STM32的HAL库SPI操作(master 模式)
热门推荐
flikyly的博客
10-09 2万+
SPI相关基础知识 SPI基本概念请自行百度，参考：百度百科SPI简介.我们讲重点和要注意的地方。 master模式下要关注的地方 接线一一对应 也就是说主控的MISO,MOSI,SCLK,[CSn]分别和设备的MISO,MOSI,SCLK,[CSn]一一对应相连，不交叉，不交叉，不交叉…（重要的事情说三遍）。 从设备的时序图 这是无线模块CC2500的SPI接口时序，这里可以看到，从设备要求，...
SPI Master IP核项目简介（功能点分析、模块架构图、寄存器设计）
Mr.翟的博客
04-28 1万+
文章目录一、APB_SPI项目介绍1.1.SPI IP核1.2.SPI系统结构1.3.SPI传输模式二、SPI结构与寄存器设计2.1.功能点概述2.2.APB_SPI IP核功能模块划分（重要）2.3.寄存器模块设计2.4.APB接口模块设计 一、APB_SPI项目介绍 1.1.SPI IP核   数据接收和发送是SPI IP 核最基本的功能。嵌入式CPU通过系统总线对SPI IP核内部模块进行...
spi_master的理解
hit1141420104的博客
07-18 4645
module spi_master ( input sys_clk, input rst, output nCS, //chip select (SPI mode) output DCLK, //spi c...
SPI_Master驱动程序框架
jia_weihui的博客
03-02 465
使用SPI传输时，最小的传输单位是"spi_transfer"，对于一个设备，可以发起多个spi_transfer，这些spi_transfer，会放入一个spi_message里。spi_transfer：指定tx_buf、rx_buf、len同一个SPI设备的spi_transfer，使用spi_message来管理：从spi_master的队列里取出每一个spi_message从spi_message的队列里取出一个spi_transfer处理spi_transfer。
spi MASTER
最新发布
07-28
spi MASTER是指SPI总线的主设备。在引用\[1\]和引用\[2\]中，可以看到spi_register_master函数和spi_alloc_master函数分别用于注册和分配SPI总线的主设备。spi_register_master函数将主设备注册到内核中，而spi_...
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