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《数字逻辑》课程设计
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前言
课程设计目的
数字电子技术课程设计是电子技术基础教学中的一个实践环节,大家
自己通过设计和搭建一个实用电子产品雏形,巩固和加深在数字电子技术
课程中的理论基础和实验中的基本技能,全面巩固和应用“数字电子技术”
课程中所学的基本理论和基本方法,并初步掌握小型数字系统设计的基本
方法,能合理、灵活地应用各种标准集成电路(SSI、MSI、LSI 等)器件
实现规定的数字系统,训练动手制作电子产品的能力。
通过该课程设计,培养独立思考、独立准备资料、独立设计规定功能
的数字系统的能力;培养独立进行实验,包括电路布局、安装、调试和排
除故障的能力;文献检索、资料利用、方案比较和元器件选择等方面的综
合能力和综合设计实验报告的能力。为毕业设计和毕业以后从事电子技术
方面的科研和开发打下一定的基础。

课程设计内容

数字电子钟逻辑电路设计
功能要求及指标:
选用中、小规模集成电路设计一台能显示时、分、秒的数字电子钟,
设计指标如下:

  1. 由信号源产生 1Hz 标准秒信号。
  2. 秒、分为 00~59 六十进制计数器。
  3. 时为 00~23 二十四进制计数器。
  4. 可手动校时:能分别进行秒、分、时的校时。可分别对秒、分、时进
    行手动脉冲输入调整或连续脉冲输入的校正。
  5. 整点报时。整点报时电路要求在每个整点前呜叫五次低音(500Hz),
    整点时再呜叫一次高音(1000Hz)。
    二、设计报告内容要求:
  6. 课程设计封面、目录。
  7. 任务书
  8. 设计总体思路、基本原理和框图
  9. 单元电路设计仿真调试(含 multisim 中每个功能模块电路图,并附上
    调试说明与分析)
  10. 故障分析与电路改进。
  11. Multisim 联合仿真总布局接线图(含操作说明)
  12. 总结与体会。
     设计过程中遇到的问题及解决办法
     课程设计过程体会
  13. 附录:元器件清单。
  14. 参考资料文献及网址来源
    最终提交内容
    1、课程设计报告;
    2、课程设计 multisim 仿真文件;
    3、本人演示仿真说明的视屏录制文件。
    五、时间地点安排
    设计时间为第 14 周;
    时间 内容 时间
    周一 任务布置、资料查阅收集 周一
    周二 完成元器件选择、原理图绘制 周二
    周三 模块电路仿真调试、集中提问、答疑 周三
    周四 完整电路仿真调试录制演示视屏文件 周四
    周五 撰写课程设计报告、提交文件 周五
    附:原理图参考
    在这里插入图片描述
    1.总体思路
    数字电子钟一般由振荡器、分频器、计数器、译码器、显示器等几部分组成。这些电路都是数字电路中应用最广的基本电路 。
    2.基本原理
    由图1.1可见,数字电子钟由以下几部分组成:石英晶体振荡器和分频器组成的秒脉冲发生器;校时电路;六十进制秒、分计数器,二十四进制(或十二进制)计时计数器;秒、分、时的译码显示部分等。
    3.电子钟的设计框图
    在这里插入图片描述

单元电路设计仿真调试
1.1Hz标准脉冲发生器
在这里插入图片描述

原理:由晶振32768Hz经14分频器分频为2Hz,再经一次分频,即得1Hz标准秒脉冲,供时钟计数器用。
公式:T=(R1+2R2)CIn2
带入R1=10 R2=10 C=47uf
约等于1s
2.计数器
原理:这一部分电路均使用中规模集成电路74LS161实现秒、分、时的计数,其中秒、分为六十进制,时为二十四进制。从图中可以发现秒、分两组计数器完全相同。当计数到59时,再来一个脉冲变成00,然后再重新开始计数。图中利用“异步清零”反馈到/CR端,而实现个位十进制,十位六进制的功能。 时计数器为二十四进制,当开始计数时,个位按十进制计数,当计到23时,这时再来一个脉冲,应该回到“零”。所以,这里必须使个位既能完成十进制计数,又能在高低位满足“23”这一数字后,时计数器清零,图中采用了十位的“2”和个位的“4”相与非后再清零。 对于日计数器电路,它是由四个D触发器组成的(也可以用JK触发器),其逻辑功能满足了,即当计数器计到6后,再来一个脉冲,用7的瞬态将Q4、Q3、Q2、Q1置数,即为“1000”,从而显示“日”。
在这里插入图片描述

手写说明
在这里插入图片描述在这里插入图片描述

3.译码显示
原理:译码、显示很简单,采用共阴极LED数码管LC5011-11和译码器74LS248,当然也可用共阳数码管和译码器。
在这里插入图片描述

图中是共阴极数码管 接线左高右低
4.校正电路
原理:这主要是供手动校时用。若开关K1打在单次端,要调整日、时、分、秒即可按单次脉冲进行校正。如K1在单次,K2在手动,则此时按动单次脉冲键,使周计数器从星期1到星期日计数。若开关K1处于连续端,则校正时,不需要按动单次脉冲,即可进行校正。单次、连续脉冲均由门电路构成。
在这里插入图片描述

  1. 整点报时
    原理:
    当计数到整点的前6秒钟,此时应该准备报时。图中,当分计到59分时, 将分触发器QH置1,而等到秒计数到54秒时,将秒触发器QL置1,然后通过QL与QH相与后再和1s标准秒信号相与而去控制低音喇叭呜叫,直至59秒时,产生一个复位信号,使QL清0,停止低音呜叫,同时59秒信号的反相又和QH相与后去控制高音喇叭呜叫。当计到分、秒从59:59—00:00时,呜叫结束,完成整点报时。
    在这里插入图片描述

  2. 呜叫电路
    原理:
    呜叫电路由高、低两种频率通过或门去驱动一个三极管,带动喇叭呜叫。1KHz 和500Hz从晶振分频器近似获得。如图中CD4060分频器的输出端Q5和Q6。Q5输出频率为1024Hz,Q6输出频率为512Hz。
    在这里插入图片描述

调试过程:
正常计数时,校准电路中A、B、C都为0(低电平),CLK信号由多谐振荡器产生的秒信号提供;
校准秒时,C=1,B=0,A=0,且多谐振荡器不提供秒信号;
校准分时,C=0,B=1,A=0,由多谐振荡器提供秒信号;
校准时时,C=0,B=0,A=1,由多谐振荡器提供秒信号。

故障分析与电路改进
555定时器构成多谐振荡器产生秒信号电路、计数器电路都是挺好做的,但是做完单独的60、24进制计数器之后,问题来了,不知道到底该怎么进位,怎么实现60进1那?然后我就在网上搜相关的文章,发现大家采用的是4输入的与门,将上一个信号传递到下一个计数器电路中,但是虽然能够进位了,问题又来了,不能正常进位,按理说是59显示完之后才能进1,而我的电路则是59刚显示就去进1,这让我很头疼,又查资料,搜了很多资料也没实现,头绪也变乱了,幸运的是,我在之前的文章中发现了一个细节,进位电路------>校准电路------>下一电路的CLK(其中Ep、Ep都按正常接高电平),而我之前的时,由进位电路去控制的下一个电路的Ep、Et,这样很显然,当59一到,全是高电平,下一个电路正常工作,理所当然就会59一到来就进位。

Multisim联合仿真总布局接线图
在这里插入图片描述

数字电子时钟仿真截图
组装电路:
在设计整个电路的过程我分为了一下几个步骤:
首先,我用555定时器构成的多谐振荡器产生秒信号;
然后,我设计的是计数器电路,60进制计数器和24进制计数器都采用的是并行、置零法,在完成能显示60进制和24进制的基础上,我添加了进位电路,实现了60秒进1分,60分进1小时的功能;
接下来,我利用共阴数码管来显示时、分、秒;
最后搭建了校准电路。

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