前半部分转自http://www.cnblogs.com/Mrseven/articles/2247657.html。
基础知识:verilog 不可综合语句
(1)所有综合工具都支持的结构:always,assign,begin,end,case,wire,tri,aupply0,supply1,reg,integer,default,for,function,and,nand,or,nor,xor,xnor,buf,not,bufif0,bufif1,notif0,notif1,if,inout,input,instantitation,module,negedge,posedge,operators,output,parameter。
(2)所有综合工具都不支持的结构:time,defparam,$finish,fork,join,initial,delays,UDP,wait。
(3)有些工具支持有些工具不支持的结构:casex,casez,wand,triand,wor,trior,real,disable,forever,arrays,memories,repeat,task,while。
建立可综合模型的原则
要保证Verilog HDL赋值语句的可综合性,在建模时应注意以下要点:
(1)不使用initial。
(2)不使用#10。
(3)不使用循环次数不确定的循环语句,如forever、while等。
(4)不使用用户自定义原语(UDP元件)。
(5)尽量使用同步方式设计电路。
(6)除非是关键路径的设计,一般不采用调用门级元件来描述设计的方法,建议采用行为语句来完成设计。
(7)用always过程块描述组合逻辑,应在敏感信号列表中列出所有的输入信号。
(8)所有的内部寄存器都应该能够被复位,在使用FPGA实现设计时,应尽量使用器件的全局复位端作为系统总的复位。
(9)对时序逻辑描述和建模,应尽量使用非阻塞赋值方式。对组合逻辑描述和建模,既可以用阻塞赋值,也可以用非阻塞赋值。但在同一个过程块中,最好不要同时用阻塞赋值和非阻塞赋值。
(10)不能在一个以上的always过程块中对同一个变量赋值。而对同一个赋值对象不能既使用阻塞式赋值,又使用非阻塞式赋值。
(11)如果不打算把变量推导成锁存器,那么必须在if语句或case语句的所有条件分支中都对变量明确地赋值。
(12)避免混合使用上升沿和下降沿触发的触发器。
(13)同一个变量的赋值不能受多个时钟控制,也不能受两种不同的时钟条件(或者不同的时钟沿)控制。
(14)避免在case语句的分支项中使用x值或z值。
在synplify_pro中综合的结果:
(1)initial 不可综合。提示错误信息是Assignment target <buffer> must be of type reg, genvar, or logic。
(2)enent。
在testbench中,可以使用event变量触发事件。
event变量声明为:
event var;
event触发为:
->var;
捕获触发为:
@(var);
实例代码如下:
module hardreg_top(d,q,clk);
input d,clk;
output q;
reg q;
event end_first_pass;// ---------------1
always@(end_first_pass)
q = d;// ----------------2
always@(posedge clk)
->end_first_pass; //----------------3
endmodule
不可综合,提示Synthesis of event variable end_first_pass is not supported yet。
(3)real :实数变量。
不可综合 。提示:Synthesis of real X is not supported yet
(4)time :$time 显示系统时间
综合的时候不提示错误,可以出结果。但是time对综合出的结果没有影响。
因为time在仿真时,它的功能是由你的电脑自身的软件资源和硬件资源提供的,并不是由你设计的东西提供的,综合的时候,不可能把你的整个电脑都综合进去。
(5)force 和 release