system verilog keyword ‘int‘ is not expected to be used in this context.

已于 2022-12-16 16:57:31 修改
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分类专栏： 仿真 文章标签： UVM编译报错
于 2022-07-29 14:15:40 首次发布
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背景：

想在seq中添加一个随机变量用于时钟分频的随机值，约束加好之后，编译报错，如下：
systemverilog keyword ‘logic’ is not expected to be used in this context.

解决办法：

sv中，变量定义，要放在程序的最开头。编译才能成功。如果变量定义没有放在最前面，而是放到了赋值语句之后，就会编译报错。

风起云涌66
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