T_J_S的博客

原创 testbench测试大批量数据

源代码：module example_1( input clk, input [7:0] a_in, output [7:0] b_out ); reg [7:0]b_out; reg [7:0]c; always @(posedge clk) begin c<=a_in; b_out<=c; endendmodule激励文件：module

原创 vivado使用（——）

1.看各模块的资源使用:多少LUT2.新建工程，添加点v，把点v综合后，生成IP。把新IP添加到另外的工程，如图所示:

转载 高斯滤波

链接：https://www.jianshu.com/p/73e6ccbd8f3f高斯滤波先引入两个问题。1.图像为什么要滤波？答：a.消除图像在数字化过程中产生或者混入的噪声。b.提取图片对象的特征作为图像识别的特征模式。2.滤波器该如何去理解?答：滤波器可以想象成一个包含加权系数的窗口或者说一个镜片，当使用滤波器去平滑处理图像的时候，就是把通过这个窗口或者镜片去看这个图像。...

原创 shift前准备——滤波

滤波是将信号中特定波段频率滤除的操作，是抑制和防止干扰的一项重要措施。1.经典滤波的概念，是根据傅立叶分析和变换提出的一个工程概念。根据高等数学理论，任何一个满足一定条件的信号，都可以被看成是由无限个正弦波叠加而成。换句话说，就是工程信号是不同频率的正弦滤波波线性叠加而成的，组成信号的不同频率的正弦波叫做信号的频率成分或叫做谐波成分。只允许一定频率范围内的信号成分正常通过，而阻止另一部分频...

原创 Depthwise卷积convolution

不同于常规卷积操作，Depthwise Convolution的一个卷积核负责一个通道，一个通道只被一个卷积核卷积。上面所提到的常规卷积每个卷积核是同时操作输入图片的每个通道。 同样是对于一张5×5像素、三通道彩色输入图片（shape为5×5×3），Depthwise Convolution首先经过第一次卷积运算，不同于上面的常规卷积，DW完全是在二维平面内...

原创 卷积eltwise层

Eltwise层的操作有三个：product（点乘）， sum（相加减） 和 max（取大值），其中sum是默认操作。假设输入（bottom）为A和B，如果要实现element_wise的A+B，即A和B的对应元素相加，默认相加sum...

原创 vivado中如何添加IP Core

添加IPCore：首先，点击需要更新的模块，进入添加IPcore的界面，上面有个+号就是添加。 其次,选择添加的文件类型为.xcl格式的文件。选择Finish。 最后，在TC console下的方框中输入上升箭空格-fore.就添加完成了。 ...

转载 vivado编译中Ip core被锁不能更新的解决办法

以前版本的工程所使用的ip用新版本打开老是报错就需要对ip核进行更新，查阅后发现有两种方法解决一，Tools -> Report -> Report IP Status，然后在下面显示所有ip点击Upgrade Selected更新即可二、利用tcl命令——在tcl console输入upgrade_ip空格[get_ips]...

原创 vivado synth 8-439 module""not found

添加模块，之后进入Tcl Console 界面，按下面零上升箭头+空格+ -force就完成添加了。

原创 ubuntu问题1

原创 petro器件

ps并转串，sp串转并。

原创 位图(bmp)文件格式分析

https://blog.csdn.net/qingchuwudi/article/details/25785307”1、2位图信息头“这部份内容解析：1.像素点为真彩色0x18（24），表示即位图的一个像素位数为24bit，BGR组成一个像素点，每个为8bit。2. biWidth 4字节 位图的宽度，单位是像素 ...

原创 MATLAB制作mif文件——正弦信号发生器2

上图是信号发生器的原理图。一个计数器也加地址发生器，用来改变脉冲频率的。另一个是ROM存储波形数据。设计中遇到的问题： 先设计这两个模块，之后建立项目，链接完上述原理图之后。开始把原理图文件转换成文本格式，即(.v)文件。和Test Bench。然后在文件里添加这两个文件。如下图：ly.v和ly.vt.这里是verilog HDL语言。之后一定要删除ly.bdfly.bdf文件。...

原创 MATLAB制作mif文件——正弦信号发生器1

正弦信号发生器：需要按一定脉冲发送采样的正弦数据。我们需要把数据存入ROM中，之后按一定脉冲频率把数据输出。信号发生器可以用一个存储器实现，根据不同的地址信号，输出不同的信号值即可。配置RAM或ROM中的数据可以用mif文件，mif文件是存储器初始化文件，即memory initialization file，生成mif文件可用QuartusII自带的mif编辑器，但是这种方法必须一个个的确定...

原创 FPGA/Verilog技术基础与工程应用实例（李勇等）——3.Verilog HDl 设计进阶之2

运算单元模块：实现加减乘除运算。选择信号s 实现功能 00 a+b 01 a-b 10 a*b 11 a/b module alu(s,q,a,b);//输入端口 input [1:0]s; input [2:0]a; input [2:0]b;//输出端口 output [5:0] q;//两个3位数相乘最大为49.结果为6位。...

原创 FPGA/Verilog技术基础与工程应用实例（李勇等）——3.Verilog HDL设计进阶

Verilog HDL 设计的不同描述方式：门级描述、行为级描述、数据流描述 数据流描述通过使用assign语句进行连续型赋值运算。主要针对于wire型变量。行为级描述：把系统同级、算法级、以及RTL级三种描述统称为行为级描述方式。最常见的是使用always过程语句进行实现，此外通常配套使用if~else条件语句以及case语句。特点：当对一个硬件进行描述时，完全不用考虑电路的具体组成结构...

原创 Quartus ii 13.1 安装库文件Quartus-13.1.0.162-devices-1.iso.

首先解压Quartus-13.1.0.162-devices-1.iso文件。打开autorun中的autorun.exe ,点击运行之后安装路径要和quartus ii的安装路径一直。 

转载 关于使用Modelsim时Cannot lanuch the modelsim software的问题。

解决方法：step1：选择路径 Quartus——&gt;tool——&gt;Options—&gt;gengral—&gt;EDA tool Options选择modelsim的安装路径里面的win32或win64step2: Assignments—&gt;settings—&gt;simulation—&gt;Tool name—&gt;modelsim或则modelsim Altera...

原创 FPGA/Verilog技术基础与工程应用实例（李勇等）——2.Verilog语言

module &lt;模块名&gt;（端口列表）； 端口说明 参数定义 数据类型 连续赋值（assign） 过程快（always） 行为描述语句 低层模块 任务和函数 延时说明模块endmodule模块有两部分：接口描述。逻辑功能描述，及定义输入是如何影响输出的。端口就是硬件的管...

原创 FPGA/Verilog技术基础与工程应用实例（李勇等编著）——1.FPGA技术

FPGA有可编程IO单元、可编程逻辑单元、嵌入式块RAM、布局资源、硬核、底层嵌入式功能。IO单元可以按照需要设置其需要的电压，适应不同电器标准；可以调整匹配阻抗特性，上下拉电阻；可调整输出电流的大小。可编程逻辑单元，FPGA的重点和难点。有查找表（LUT）及寄存器（Register）组成，LUT由完成纯组合逻辑功能，FPGA内部寄存器Register可配置为带同步/异步复位和置位、时钟使...

原创 关于Info (199038): Can't generate test bench files -- select a valid simulation tool的问题

不能生成test bench的问题：Assignments----&gt;Settings(当然直接Ctrl+Shift+E也行)中的EDA Tool Settings中的和Simulation的Tool name下拉中选择那你要的仿真软件(我选的是ModelSim)。...

原创 FPGA设计流程

 1，建立工程        通过建立工程来指定工程目录，分配工程名称，指定顶层设计的名称等；对合适的FPGA器件以及相应的仿真分析工具进行选择。    顶层设计：也就是把你要进行操作的那个工程放在最顶端。因为quartus 软件只能对顶层工程文件仍进行编译。如果你不把你讲   要进行操作的工程置于最顶层，软件只能对你前一次的过程进行编译。      取个例子，quartus软件就像...

原创 FPGA之花样流水灯控制模块

例子：8个灯中，硬件控制其中1个LED灯以0.5秒的速度正向点亮一次，然后逆向点亮1次，并不断循环。主：系统时钟为50MHZ分析：首先，信号：8个灯、系统时钟clk、需要时钟0.5秒；           实现：系统时钟分频0.5秒模块。控制灯亮一个。module div_25M(clk_50M,CLk_2HZ) input clk_50M; output CLK_2HZ;...

原创 FPGA之分频器

分频器的作用是将已知信号频率进行分频，根据频率大小实现不同频率间信号的转换。例子：设计一个二分频分析：信号：clk、clk_2，实现过程，clk经过两次，clk_2输出一次module div_2（clk,clk_2）; input clk; output clk_2; reg clk_2; reg count;always@(posedge clk) ...

原创 FPGA之计数器与分频器

例子：设计一个同步复位的3位计数器分析：首先，我们可以看到有哪些信号。复位rst 、计数器3位的、时钟信号。（用到2路选择器。复位和不复位） 其次，怎样实现，一个时钟过来，记一次数就是加一次，保存（用到D触发器），满之后为0； 最后，按照以上分析，进行编写程序。module cunt3(clk,rst,count); input clk,rst;...

原创 FPGA之二选一电路

module mux2_1(s,x,y,q) input s,x,y; output q; reg q;always @(s,x,y) begin if(s) q=y; else q=x; endendmodule 2选一选择器的程序如上，他和译码器的区别在于，输出的值是在输入里选的。而译码器的输出值等于一个新的值，不一定和输入一样。...

原创 FPGA之触发器

触发器是最基本的时序元件，其中D触发器是应用最广范的。边沿型D触发器包含时钟信号端口（图中包含三角型标记的端口）、复位端口CLR、置为端口PRE、使能端口ENA、输入数据端口D、输出端口Q。D触发器执行过程：首先，判断复位端口是否连接信号，如果连接信号，在编写代码时要对电路进行复位操作，复位结果输出置0；其次，判断置位端口是否连接信号，如果连接信号，在编写代码时，要进行置位操作；最后，判断...

原创 FPGA的学习之verilog HDL

verilog HDL硬件描述语言建模方式：行为描述——过程化结构建模；数据流描述——连续赋值语句方式建模；结构花方式——采用门和模块实例语句描述建模。三种可以混合使用。数据类型：线网型wire——表示构件间的物理连线；寄存器型reg——表示抽象的数据存储元件。mudule AOI(a,b,c,d,f);//模块名AOI(端口列表a,b,c,d,f) input a...

原创 FPGA的学习（1）

   特别声明：红色为在下一章通过实验来理解     FPGA是在PAL、GAL、CPLD等可编程器件的基础上发展起来的进一步产物。是作为专用集成电路ASIC领域中的一种半制定集成电路而出现的，及解决了定制电路的不足，有克服了原有可编程器件门电路数量有限的缺点。有六部分组成：1.可编程输入/输出单元（I/0单元）。通过软件灵活配置，可适应不同标准的I/O物理特性；可调整匹配阻抗特性，上...

原创 Quartus II怎样导出原理图？？

1、proteus可以直接输出电路图文件，点击File—Export Graphics——Export Bitmap或者PDF都行，然后把图形再拷贝到word里。2、在proteus环境下，按键盘上的PrintScreen键，然后打开画图板，新建文件，粘贴，这时你Proteus的图就会在画图里了，然后再在画图里用选择框选中你需要的部分，复制，然后打开word，粘贴，即可。 3.装个虚拟打印机...