FPGA之二选一电路

module mux2_1(s,x,y,q)
   input  s,x,y;
   output q;
   reg q;
always @(s,x,y)
  begin
   if(s) q=y;
    else q=x;
  end
endmodule    

2选一选择器的程序如上，他和译码器的区别在于，输出的值是在输入里选的。而译码器的输出值等于一个新的值，不一定和输入一样。