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关于Verilog仿真报错:Range must be bounded by constant expressions 的解决方式在Verilog语言中,不允许在冒号前后都出现变量。比如我们有一个变量i,我们需要取出从i8+7到i8这8位数据,直接写[i8+7:i8]是会报错的。正确的写法是:[8*i+7 -: 8]...

2020-03-10 20:01:46 6744 1

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2019-05-30 23:27:22 1222 1

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2019-03-15 14:02:17 816

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2019-03-08 21:51:25 3222

原创 数字前端面试

http://ninghechuan.com/2019/02/22/你要的FPGA&数字前端笔面试题都在这儿了/

2019-03-07 19:22:21 1639

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首先,在modelsim命令行进入当前已写好的脚本文件sim.do的目录下,此脚本文件包含对modelsim运行testbench的命令,输入以下指令: cd C:/Users/admin/Desktop/vip_264/h264/sim/top do sim.do以下为sim.do的脚本文件: set NOVAS_LIB C:/EDA/Novas/Debussy/share/PLI/m...

2019-03-04 21:02:40 520

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2019-02-27 21:32:31 541

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Verilog设计与验证 学习笔记4 Testbench编写编写仿真激励的注意事项:一. 仿真激励与被测对象的连接二. 使用initial语句和always语句always语句是在被动检测响应的时候使用,即在一些条件发生时才能执行,比如: always @(posedge clk) begin sigA = sigB; ... endinitial语句是在主动产生激励时使...

2019-02-25 19:22:49 1234

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2019-02-21 23:06:00 357

原创 Verilog设计与验证 学习笔记二

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2019-02-21 22:36:03 529

原创 Verilog设计与验证 学习笔记一

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2019-02-18 21:53:04 2096

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2018-08-08 17:29:40 606 1

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2018-08-08 11:14:53 429

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