Verilog设计与验证 学习笔记4 Testbench编写

Verilog设计与验证 学习笔记4 Testbench编写

编写仿真激励的注意事项：

一. 仿真激励与被测对象的连接

二. 使用initial语句和always语句

always语句是在被动检测响应的时候使用，即在一些条件发生时才能执行，比如：

	always @（posedge clk）
	begin
		sigA	=	sigB；
		...
	end

initial语句是在主动产生激励时使用，如果希望在initial里面多次执行一个语句块，可以再initial里面 嵌入循环语句，（如while，repeat，for和forever），比如：

	initial	
	begin
		forever
		begin
			...
		end
	end

三. 时钟，复位的写法

1. 普通时钟信号
   //用initial语句产生一个周期为10的时钟

    parameter	FAST_P	=	10;
    reg	clk;
    initial
    begin
    	clk	=	0;
    	forever
    		#	(FAST_P/2)	clk	=	~clk；
    end
   

   //用always语句产生一个周期为10的时钟

    parameter	FAST_P	=	10;
    reg	clk;
    initial
    	clk	=	0;//初始化clk为0
    al