Verilog设计与验证学习笔记二

最新推荐文章于 2021-05-26 00:09:59 发布

Ter23LBJ

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分类专栏： verilog学习

本文链接：https://blog.csdn.net/Ter23LBJ/article/details/87869889

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本文主要探讨Verilog在RTL级设计中的编码风格和原则，包括谨慎使用for语句，避免锁存器的使用，以及ASIC和PLD设计中的Coding Style差异。还介绍了FPGA设计的系统规划流程和同步时序电路的延时方法。

摘要由CSDN通过智能技术生成

Verilog设计与验证学习笔记二

第四章 RTL概念与RTL建模安排常用的设计实例，对RTL建模有感性的认识
第五章重点讨论RTL级的编码风格和各种设计原则
第六章讨论RTL级设计的FSM（有限状态机）的描述技巧

第五章重点讨论RTL级的编码风格和各种设计原则

1.谨慎使用for语句

除了在描述（行为级）仿真测试激励（Testbench）中使用for循环语句之外，RTL级编码必须谨慎使用for循环。因为for循环会被综合其展开为所有变量进行依次执行的语句，而每个变量单独占用寄存器资源，造成资源的浪费。
解决方式为：将设计时序弄清楚之后，做一个reg型计数器，在每个时钟沿累加；能复用的处理模块尽量复用。可以使用case展开代码。

	reg	[3:0]	counter
	always	@	(posedge clk)
	if	(syn_rst)
		counter	<=	4'b0;
	else
		counter	<=	counter	+	1;
	always	@	(posedge clk)
		begin	
			case	(counter)
				4'b0000:	......
				4'b0001:	......
				.........
				default:	......
			endcase
		end