设计与验证Verilog HDL 笔记一

最新推荐文章于 2021-11-25 11:55:48 发布

yezhangyinge

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分类专栏： Verilog知识点文章标签： verilog

本文链接：https://blog.csdn.net/qq_37858023/article/details/117266613

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本文为Verilog HDL的学习笔记，涵盖了设计方法简介、语言基础及描述方法和设计层次。重点讲解了Verilog的特点、HDL设计流程、编程思想，以及模块、端口、语法、数据流描述、行为描述、结构化描述等基础知识。

摘要由CSDN通过智能技术生成

前言

这里主要是写一些读后的笔记和要点，算是一种巩固吧

该章节主要是讲了Verilog HDL等的概念和一些基本设计

其实就是所谓自顶向下和自低向上，当然推荐的是自顶向下来实现

//这里可以插入注释
/*这里可以插入注释*/

可以使用0-9,a-z,A-z,$,_的任意组合

module module_name(port_list);

endmodule

input wire input_name
output reg output_name

//用来设定仿真时间单位和时间精度
`timescale
//用来定义一些宏
`define/`undef
//用来避免重复定义宏
`ifdef/`else/`endif
//用来包含一些头文件
`include
//将其他编译指令重新设置为缺省值
`resetall

//延时指令一般要结合timescale的设定延时单位和时间精度
#time

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