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RSS订阅原创 lib文件转化为db文件
使用方法，将所有lib文件，放在一个目录中。在lib所在路径打开dc工具(lc_shell)，然后source lib2db.tcl即可。打开dc工具(lc_shell)，使用lib2db.tcl的脚本把lib文件转换成db文件。目录可以是绝对也可以是相对路径，当然相对路径是相对你终端所在目录。
2024-05-31 17:14:52
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原创 后端工具使用（PT）
PT即Prime Time，一个STA静态时序分析的工具。它提取整个电路的所有时序路径，通过计算信号沿在路径上的延迟找出违背时序约束的错误，主要是检查建立时间和保持时间是否满足要求，而它们又分别通过对最大路径延迟和最小路径延迟的分析得到。STA中的“静态”是指整个电路的分析是静态进行的，不依赖于输入端口的激励，无需仿真向量，所以仿真会非常快。
2024-03-26 10:58:04
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原创 Placement 提要总结
lib用于描述物理单元的时序和功耗信息的重要库文件，包含物理单元库的基本属性和每个单元的具体时序信息。物理单元库的基本属性：单元库名称、文件版本、产生日期及PVT环境等；定义电压、电流、电容、时间等基本单元；定义电路传输时间和信号转换时间的电压百分比。每个单元的具体时序信息：包含单元的延迟时间、泄漏功耗，内部功耗等。
2024-01-23 15:57:15
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原创 物理验证LVS学习随记
在跑lvs时，最想看到的就是上边这张笑脸了。LVS可以视为物理版图（GDS）和原理图（Schematic）的比对规则文件（LVS）完成的一致性比较。所以LVS的全称即是：Layout Versus Schematic。版图（Layout）是指：工具（Calibre）对二进制文件（GDS）进行到spice网表的转化。原理图（Schematic）是指：工具（v2lvs）将verilog进行spice的网表转化。规则文件（LVS）：是对GDS的操作，以及LVS比对是的常规配置。
2024-01-12 18:28:00
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原创 关于congestion的一个小误区
后边才想到PreC阶段的congestion结果只作为虚拟线绕不绕通的一个预估结果，但是到了PostRoute阶段，真实的绕线已经有了，也就不再需要congestion的虚拟线来预估，也就看不到congestion的情况了。而此时绕不绕通就看具体绕线有无短路啥的了。最近在做一个很小的项目，想看Route后能不能绕得通，就想看一下congestion结果，结果发现PostRoute之后根本看不到congestion的情况。
2024-01-03 11:19:22
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原创 学习随记（一）
数值越大，插入的cell越少；数值越小，插入的cell越多，会增大了芯片的面积，同时也带来更大的设计成本。就比如说一个驱动单元，就是因为它的fanout太多，驱动明显不够，这时我们换一个大点驱动的单元，就可以解决掉max_transition的问题。1.换用更大尺寸的标准器件作为驱动 ，原则上不会使用BUFF32以上的cell，因为EM的存在，buffer太大会导致电流太大（增加。3.当插入的buffer延迟远小于线延迟时，可以在时序路径上添加缓冲器或反向器以减小绕线延迟（缩短绕线长度）。
2023-12-29 14:23:50
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原创 FP阶段相关命令
attachTerm不适用于pin_name与pin_name相连，需要加入一个addNet的命令再进行使用。功能可以调整floorplan形状，使其变成非矩形多边形（polygon）。NAME就是power domain的名字，NUM就是要设置的距离大小。一般我们在做完FP时，要执行一次checkPlace，看下是。看初始的利用率是多少，从而预估place后利用率能达到多少。得出的坐标是一串数字，没有{ }。得出的坐标是带有{ }的一串数字。3)看是否有open等drc错误。
2023-12-08 17:34:27
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原创 CTS提要总结
place时，clock是0，skew是0；CTS之后，clock很难balance，CTS tree上还有OCV，这些都使得clock tree不平，会导致一些hold violation。整合相关sdc的clock成一个新的sdc，重新跑一次到PostC,查看新生成的clock tree结构，是否有漏clock tree。修时序违例可以看看slack time，查找是否有数值断层，时序违例一般先修大的和多的违例，如果违例大的可以先不管，后边直接硬修。一般太小的不用，太大的也不用，最大的不会超过X16。
2023-12-05 16:22:22
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空空如也
特定module反转率设置
2024-03-26
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