![](https://img-blog.csdnimg.cn/20201014180756724.png?x-oss-process=image/resize,m_fixed,h_64,w_64)
数字后端知识总结
文章平均质量分 74
芯芯邮寄员
芯片数字物理设计工程师,随缘更
展开
-
后端工具使用(PT)
PT即Prime Time,一个STA静态时序分析的工具。它提取整个电路的所有时序路径,通过计算信号沿在路径上的延迟找出违背时序约束的错误,主要是检查建立时间和保持时间是否满足要求,而它们又分别通过对最大路径延迟和最小路径延迟的分析得到。STA中的“静态”是指整个电路的分析是静态进行的,不依赖于输入端口的激励,无需仿真向量,所以仿真会非常快。原创 2024-03-26 10:58:04 · 2005 阅读 · 0 评论 -
Placement 提要总结
lib用于描述物理单元的时序和功耗信息的重要库文件,包含物理单元库的基本属性和每个单元的具体时序信息。物理单元库的基本属性:单元库名称、文件版本、产生日期及PVT环境等;定义电压、电流、电容、时间等基本单元;定义电路传输时间和信号转换时间的电压百分比。每个单元的具体时序信息:包含单元的延迟时间、泄漏功耗,内部功耗等。原创 2024-01-23 15:57:15 · 1742 阅读 · 1 评论 -
FP阶段相关命令
attachTerm不适用于pin_name与pin_name相连,需要加入一个addNet的命令再进行使用。功能可以调整floorplan形状,使其变成非矩形多边形(polygon)。NAME就是power domain的名字,NUM就是要设置的距离大小。一般我们在做完FP时,要执行一次checkPlace,看下是。看初始的利用率是多少,从而预估place后利用率能达到多少。得出的坐标是一串数字,没有{ }。得出的坐标是带有{ }的一串数字。3)看是否有open等drc错误。原创 2023-12-08 17:34:27 · 553 阅读 · 0 评论 -
CTS提要总结
place时,clock是0,skew是0;CTS之后,clock很难balance,CTS tree上还有OCV,这些都使得clock tree不平,会导致一些hold violation。整合相关sdc的clock成一个新的sdc,重新跑一次到PostC,查看新生成的clock tree结构,是否有漏clock tree。修时序违例可以看看slack time,查找是否有数值断层,时序违例一般先修大的和多的违例,如果违例大的可以先不管,后边直接硬修。一般太小的不用,太大的也不用,最大的不会超过X16。原创 2023-12-05 16:22:22 · 756 阅读 · 2 评论 -
数字IC相关流程
数字后端相关流程原创 2023-11-30 10:48:14 · 502 阅读 · 0 评论