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RSS订阅原创 DDS信号发生器：直接数字式频率合成器 （Direct Digital Synthesizer）
1、任意波形首先参考之前写过的ip_rom这篇文章。 与上述文章不同的是。任意波形，只是将.mif文件替代掉。https://blog.csdn.net/WJC1997/article/details/118994133?spm=1001.2014.3001.5501例：生成一个正弦波① 使用波形生成器软件，生成一个数据长度为256、位宽为8的正弦波后，保存。（保存的格式为.mif格式）②这里点 Browse 选择 自己生成的 sin.mif 文件替代③ 其余均参照之前的文章1、radix
2021-08-09 11:41:28
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原创 3段状态机设计序列检测器
用3段状态机设计，请给出序列检测码“10110”的检测状态图和verilog code2.代码实现/*----------------------------------------------Filename: sequential_detector.vFunction: 检测输入数据中的存在的10110序列Date: 2021-7-25 ----------------------------------------------*/module sequential_detect
2021-07-29 15:49:08
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原创 ROM IP核的使用（Verilog）
1.新建.mif文件设置自己所需要的参数将16进制转换成无符号十进制自动填充数据：范围0~255（共256），从0开始自增，增量为1填充后2.创建ROM IP核自定义IP核的名称如：my_rom。这里需对应.mif文件设置的参数 需要>= .mif设置的位宽及大小看自己设计需要需要勾选‘q’，勾选后在仿真中可见延时两个时钟，不勾选正常延时1个时钟3.按照第一图搭建程序3.1 顶层模块 ip_rommodule ip_rom(clk, rst_n, q);.
2021-07-22 11:17:20
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原创 Verilog实现38译码器
Verilog实现38译码器// An highlighted blockvar foo = 'bar';module decode_38(date_in, date_out); input [2:0] date_in; //date_in[2],date_in[1],date_in[0] output reg [7:0] date_out; //行为建模：组合逻辑电路 always @ (*) begin c
2021-04-01 10:26:50
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原创 Verilog 实现四选一选择器
Verilog 实现四选一选择器前仿真模块// An highlighted blockvar foo = 'bar';module selector_41(sel, a, b, c, d, y); input [1:0] sel; input a; input b; input c; input d; output reg y; always @ (*) begin case(sel) //case语句：括号
2021-04-01 10:24:45
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原创 Verilog 实现二输入选择器
Verilog 实现二输入选择器// An highlighted blockvar foo = 'bar';方法一： if ……elsemodule selector_21(s, a, b, y); input s; input a; input b; output reg y; //行为建模：组合逻辑电路 always @ (*) begin if (s) y = a; e
2021-04-01 10:20:57
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原创 Verilog实现现在每隔500ms翻转一次
1.第一个.v文件module counter(clk50M,Rst_n,led);input clk50M;input Rst_n;output reg led; //输出为寄存器型reg [24:0] cnt ;//计数器计数进程always@(posedge clk50M or negedge Rst_n)beginif(Rst_n1’b0)cnt<=25’d0;//25位，十进制0else if(cnt25’d24_999_999)cnt<=25’d0;
2020-07-28 10:46:48
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空空如也
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