山东大学数字逻辑实验5八位寄存器（含原理图，管脚定义和结果实物图，含两道附加题）

实验目的

（1）学习基本时序电路的设计方法；

（2）了解寄存器的工作原理和构成；

（3）熟悉 EDA 工具软件的使用方法。

实验设备及器件

（1）操作系统为 WINDOWS XP 的计算机一台；

（2）数字逻辑与计算机组成原理实验系统一台；

（3）基本 D 触发器 8 个。

实验内容及说明

本实验要求采用 D 触发器设计一个 8 位的寄存器，其中 d7—d0、q7—q0 分别为寄存器的输入和 输出，cp 为寄存器的时钟脉冲。 图 3.9 为 8 位寄存器的框图。 图 3.10 电路为 8 位寄存器的电路原理图。

 实验步骤

（1）原理图输入：根据图 3.10 电路，采用图形输入法在计算机上完成实验电路的原理图输入。

（2）管脚定义：根据图 3.1 硬件实验平台资源示意图和附录一 平台资源和 FPGA 引脚连接表完 成原理图中输入、输出管脚的定义。将寄存器的输出 q7－q0 分别锁定在 LD7－0 上。将寄存器的输入 d7－d0 分别锁定在 K7－0 上。将寄存器的输入脉冲 cp 锁定在单脉冲上。

（3）原理图编译、适配和下载：在 QuartusⅡ环境中选择 EP2C8Q208C8 器件，进行原理图的 编译和适配，无误后完成下载。

（4）功能测试：改变 K7－0 的状态，按动一次单脉冲键，LD7－0 的显示将与 K7－0 相对应， 若有错则重新调试。

（5）生成元件符号。

实验结果

当CP由0变为1时对应的输入的d1d3为1,输出q1q3为1，符合预期

当CP由0变为1时对应的输入的d1d5为1,输出q1q5为1，符合预期

当CP由1到0时，保持原本的不变，符合预期

波形图：

附加1 利用与非门构成同步D触发器

（1）原理图输入

（2）管脚定义

CP锁定在K1，D锁定在K0，Q的非Q1和Q分别锁定在LD1和LD0上。

（3）原理图编译、适配和下载。

（4）功能测试

（5）生成元件符号。

实验结果

当CP为1，D为1时，Q为1，Q的非Q1为0，符合预期

当CP为1，D为0时，Q为0，Q的非Q1为1，符合预期

当CP为0保持原状态，符合预期

波形图

附加2 八位扭环计数器

实现八位扭环计数器，判断电路是否是自启动的，实验异步置位端PRN，异步置零端的作用。

（1）原理图输入

（2）管脚定义

输入CP锁定在K0上，将寄存器的输出 Y7－Y0 分别锁定在 LD7－0 上。

（3）原理图编译、适配和下载：在 QuartusⅡ环境中选择 EP2C8Q208C8 器件，进行原理图的编译和适配，无误后完成下载。

（4）功能测试

（5）生成元件符号。

将CP从0变到1三次，Y0-Y3为1，符合预期

将CP从0变到1十一次，Y0-Y3为0，其余为1，符合预期

将CP从0变到1十七次，Y0为1，符合预期

波形图

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