山东大学数字逻辑实验6同步模4可逆计数器（含原理图，管脚定义和结果实物图）

实验目的

（1）学习同步时序电路的设计方法；

（2）了解可逆计数器的工作原理和设计实现；

（3）熟悉 EDA 工具软件的使用方法。

实验设备及器件

（1）操作系统为 WINDOWS XP 的计算机一台；

（2）数字逻辑与计算机组成原理实验系统一台；

（3）双 D 触发器 74LS74、二输入二与非门 74LS00、三输入三与非门 74LS10 和二输入四异或门 74LS86。

实验内容及说明

在掌握同步时序逻辑电路设计方法的基础上，要求采用 D 触发器、二输入与非门、三输入与非门 和异或门设计一个可逆模 4 计数器，其框图如图 3.11 所示，其中 CP 为计数脉冲输入端，CON 为可逆 计数器的控制端（CON=1 进行加计数，CON=0 进行减计数），Q2Q1 位计数输出端，Z 为进位端。同 步模 4 可逆计数器原理图如图 3.12 所示。

实验步骤

（1）原理图输入：根据图 3.12 电路，采用图形输入法在计算机上完成实验电路的原理图输入。

（2）管脚定义：根据图 3.1 硬件实验平台资源示意图和附录一 平台资源和 FPGA 引脚连接表完 成原理图中输入、输出管脚的定义。将可逆计数控制端 CON 锁定在 K0 上。将计数脉冲输入端 CP 锁定在单脉冲上。计数脉冲输出 Q2Q1 可锁定在 LD1 和 LD0 上，进位输出 Z 可锁定在 LD2 上。

（3）原理图编译、适配和下载：在 QuartusⅡ环境中选择 EP2C8Q208C8 器件，进行原理图的编 译和适配，无误后完成下载。

（4）功能测试：按动单脉冲键，LD1－0 应该按 00-01-10-11 或 11-10-01-00 的规律显示，LD2 显 示进位输出，如有错则检查电路并按上述步骤重新进行。

（5）生成元件符号。

实验结果

当CON为0时，初始状态Z为1，Q2Q1为00，符合预期

按一次单脉冲，由于CON为0，输出Q2Q1为11，Z为0，符合预期

当CON变为1，输出Q2Q1还为11，Z改为1，符合预期

CON为1，再按两次单脉冲，Q2Q1为01，Z为0，符合预期

CON为1，再按一次单脉冲，Q2Q1为10，Z为0，符合预期

波形图：

选作内容

利用 JK 触发器设计一个可逆模 4 计数器。