EDA（Quartus II）——数控分频器的设计

最新推荐文章于 2025-05-09 18:24:41 发布

Zhang万年

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分类专栏： EDA实践文章标签： verilog 深度学习 vhdl

本文链接：https://blog.csdn.net/XZ_ROU/article/details/113711497

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本文详细介绍了数字分频器的设计原理和实现方法，包括偶分频器和奇分频器的设计实例，如6分频器和9分频器。通过Verilog代码展示了30分频器的设计，并提出了数控分频器的概念，强调了计数器在设计中的核心作用。此外，还涉及到了硬件验证和课后作业，旨在提升读者对分频器设计的理解和应用能力。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

实验目的：

学习数控分频器的设计、分析和测试方法，练习计数器的设计应用。

实验预习：

熟悉计数器的设计；了解如何用计数器实现分频器的设计。

实验讲解：分频器的设计

思考两个问题：

Q：什么是分频器，什么是分频系数？

A：能将频率高的信号clk转变为频率低的信号clk_1的电路叫分频器，如果clk_1信号的周期为clk周期的n倍，则n为分频系数）

Q：分频器设计的核心思想是什么？

A：计数器的设计）

偶分频器的设计（以6分频器为例)

module dvf6(clk,clk_1);
input	clk;
output	reg	clk_1;
reg[2:0]	q;
always@(posedge	clk)
begin
	if(q==3'b101)	q<=3'b000;
	else	q<=q+1;
end
always@(q)
begin
	if(q>=3b'011)	clk_1<=1'b1;
	else	clk_1<=1'b0;
end
endmodule


另一种设计方案
module dvf6(clk,clk_1);
input	clk;
output	reg	clk_1;
reg[2:0]	q；b
always@(posedge	clk)
begin
	if(q==3'b010)	begin	q<=q+3'b001;  clk_1<=~clk_1;end
	else if	(q==3'b101)	begin q<=3'b000;  clk_1<=~clk_1;end

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