EDA（Quartus II）——数控分频器的设计

最新推荐文章于 2024-09-05 16:15:00 发布

Zhang万年

最新推荐文章于 2024-09-05 16:15:00 发布

阅读量2.1w

点赞数 29

分类专栏： EDA实践文章标签： verilog 深度学习 vhdl

本文链接：https://blog.csdn.net/XZ_ROU/article/details/113711497

版权

EDA实践专栏收录该内容

10 篇文章 51 订阅

订阅专栏

本文详细介绍了数字分频器的设计原理和实现方法，包括偶分频器和奇分频器的设计实例，如6分频器和9分频器。通过Verilog代码展示了30分频器的设计，并提出了数控分频器的概念，强调了计数器在设计中的核心作用。此外，还涉及到了硬件验证和课后作业，旨在提升读者对分频器设计的理解和应用能力。

摘要由CSDN通过智能技术生成

实验目的：

学习数控分频器的设计、分析和测试方法，练习计数器的设计应用。

实验预习：

熟悉计数器的设计；了解如何用计数器实现分频器的设计。

实验讲解：分频器的设计

思考两个问题：

Q：什么是分频器，什么是分频系数？

A：能将频率高的信号clk转变为频率低的信号clk_1的电路叫分频器，如果clk_1信号的周期为clk周期的n倍，则n为分频系数）

Q：分频器设计的核心思想是什么？

A：计数器的设计）

偶分频器的设计（以6分频器为例)

module dvf6(clk,clk_1);
input	clk;
output	reg	clk_1;
reg[2:0]	q;
always@(posedge	clk)
begin
	if(q==3'b101)	q<=3'b000;
	else	q<=q+1;
end
always@(q)
begin
	if(q>=3b'011)	clk_1<=1'b1;
	else	clk_1<=1'b0;
end
endmodule


另一种设计方案
module dvf6(clk,clk_1);
input	clk;
output	reg	clk_1;
reg[2:0]	q；b
always@(posedge	clk)
begin
	if(q==3'b010)	begin	q<=q+3'b001;  clk_1<=~clk_1;end
	else if	(q==3'b101)	begin q<=3'b000;  clk_1<=~clk_1;end
	else	q<=q+3'b001;
end
endmodule

奇分频器的设计（以9分频器为例）

解释：

       奇数分频器的设计比偶数分频器复杂一些，特别是占空比为50%的奇数分频器。

        如果对占空比没有明确的要求，则可以直接对上升沿计数，计数到(N-1)/2 时让输出翻转，计数到(N-1)时让输出状态再次翻转，并将计数器清零，这样就可以得到一个占空比为2:3的N分频（N为奇数）的分频器。

        如果要实现50%的占空比，可以通过“错位相或”的方法实现。

        先通过对上升沿计数到(N-1)/2产生一个占空比为不是50%的N分频器，再用同样的方法对下降沿计数(N-1)/2产生一个占空比也不是50%的N分频器，最后将这两个分频器的输出进行“或”运算，就可以得到占空比为50%的奇数N分频器，实现代码如下：

注意：计数都是从0开始的。在翻转电平时，需注意这一点。

module	dvf9(clk,clk_1);
input	clk;
output	clk_1;
reg[3:0]	q1,q2;
reg	clk_p,clk_n;
always@(posedge clk)
begin
	if(q1==4'b100)	begin	q1<=q1+4'b0001;clk_p<=~clk_p;end
	else if(q1==4'b1000)	begin	q1<=4'b0000;clk_p<=~clk_p;end
	else	q1<=q1+4'b0001;
end
always@(negedge clk)
begin
	if(q2==4'b0100)	begin	q2<=q2+4'b0001;clk_n<=~clk_n;end
	else if	(q2==4'b1000)	begin	q2<=4'b0000;clk_n<=~clk_n;end
	 else	q2<=q2+4'b0001;
end

assign	clk_1=clk_p|clk_n;
endmodule

30分频器设计

module dvf_30(clk,clk_1);
input	clk;
output	reg	clk_1;
reg[4:0]	q;
always@(posedge	clk)
begin
	if(q==5'b11101)	q<=5'b00000;
	else	q<=q+1;
end
always@(q)
begin
	if(q>=4'b1111)	clk_1<=1'b1;
	else	clk_1<=1'b0;
end
endmodule

实验内容：数控分频器的设计

数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可。

源代码

module	dvf_suk(clk,D,fout,full_1);
input	clk;
input	[7:0]	D;
output	reg	fout;
reg[7:0]	reg8;
reg	full;
output full_1;
always@(posedge clk)
begin
	if(reg8==8'hff)	begin	reg8<=D;full<=1'b1; end
	else	begin	reg8<=reg8+8'b1;full<=1'b0; end
end
always@(posedge full)
begin
	fout<=~fout;
end
assign full_1=full;
endmodule