EDA（Quartus II）——8位加法器的设计

实验目的：

利用Quartus II原理图输入方法设计简单组合电路，通过一个8位全加器的设计掌握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。

实验原理：

一个8位全加器可以由2个4位全加器构成，加法器间的进位可以用串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。

8位加法器的EDA流程：

1、新建工程

（1）点击打开Quartus II 13.1

（2）打开新建工程向导

图1 新建工程向导

（3）点NEXT

图2 新建工程向导说明

（4）选择合适的路径和工程名，不能使用任何中文，命名要以英文字母开头。

图3 选择合适的路径和工程名、顶层文件名

（5）点NEXT。

（6）选择器件如下图所示，特别注意框里面的内容，器件选择错误无法进行后续实验。实验室的开发系统，目标芯片的类型为CycloneV；型号为5CSEMA5F31C6。【不同学校，可能用的芯片不太一样，根据实验室芯片进行选择】

图4 目标芯片选择

（7）EDA工具设置，每一次实验Simulation选择None。之后的实验选择ModelSim-Altera，Verilog HDL

图5  EDA工具选择

（8）在生成的summary页面再次检查器件是否选择正确。如正确，点finish。

图6 新建工程总结

2、输入设计文件

（1）在工程中新建设计文件，第一次实验选择Block Diagram/Schematic File。之后实验选择Verilog HDL File。在做仿真时，选择University Program VWF。

图7 选择新建设计文件类型

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