Modelsim仿真基础流程(Verilog)

1、点击file,选择new,选择project输入工程名

2、点击Browse,找到设计文件和测试文件

3、选中两个文件,点击打开

4、鼠标右击选择compile->compile all

5、编译成功说明没有基础语法问题

6、回到library界面展开work库,找到设计文件的测试文件,选择Simulate without Optimization

7、在实例化的模块上右击,选择add wave

8、点击Run all获得波形

9、成功后波形如图

  • 6
    点赞
  • 0
    收藏
    觉得还不错? 一键收藏
  • 0
    评论

“相关推荐”对你有帮助么?

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值