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RSS订阅原创 Xilinx 7系列器件特性对比
Xilinx 7系列FPGA采用先进的高性能、低功耗 (HPL)、28 纳米高介电常数金属栅极 (HKMG) 工艺技术，凭借2.9Tb 的 I2C 带宽、200万个单元容量和5.3TMA 的DSP，实现了无与伦比的系统性能提升，同时功耗比上一代器件降低 50%，为ASSP和ASIC提供了完全可编程的替代方案。总体上看，具有以下特点。1）基于6输入查找表 (LUT) 技术的先进高性能 FPGA 逻辑，可配置为分布式存储器。2）36KB双端口块RAM，内置FIFO逻辑，用于片上数据缓冲。
2026-01-25 10:57:44
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原创 Vivado2025.2版本功能
简化了 SV 实例之间的 AXI 连接，并支持为所有 AMD IP 和 BD 自动创建和管理包装器。AMD在2025年11月20日在官网上传了Vivado 2025.2版本，版本的主要亮点如下。支持使用模块引用在顶层块设计 (BD) 中添加 RTL 和 NoC XPM。
2025-12-27 17:55:46
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原创 Vivado2025.1版本功能
c)全新寻址 GUI，用于自动对 Versal Prime 系列第二代和 Versal AI Edge 系列第二代器件的等效地址空间进行分组。a)全新 AXI 交换机 IP：基于 RTL 的完全可自定义 IP，充当接口类型和宽度等各不相同的多个 AXI 主/从端点之间的互连。a)校准偏斜校正：启用校准偏斜补偿的选项，可最大限度地降低 Versal SSIT 器件的局部和全局偏斜。c)Versal Prime 系列第二代和 Versal AI Edge 系列第二代器件的默认流程。
2025-12-07 09:54:24
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原创 FPGA设计杂谈之八：平均故障间隔时间MTBF
设计中的MTBF由同步器MTBF和单事件故障(SEU)导致的器件故障时间决定。同步器的MTBF受异步CDC数量，每个交汇点处同步器级数，接收触发器的频率，源点的切换速率。tMET：可用的亚稳态建立时间，或者说是寄存器的tco外的可用时序裕量，用于将潜在的亚稳态信号解析为已知值，同步链的 tMET 是链中每个寄存器的输出时序裕度之和。MTBF值越大表示设计越稳定（如值为几百上千年），不同的应用场景要求不同，如使用长的医疗设备的MTBF要求比常用的视频播放设备要求高。对于一些常用的场景，可以做如下改善。
2025-11-30 19:28:16
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原创 时序收敛方法二：Fanout优化
在 FPGA 中，是指一个信号驱动大量的负载（通常几十到数百甚至上千个）。常见的高扇出信号包括：全局复位 reset/enable、时钟使能信号 (CE)、总线控制信号、广播信号、同步清零、片选信号、某些顶层的地址/状态信号。
2025-11-09 11:15:20
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原创 时序收敛方法一：控制集优化
只有完全相同控制信号（时钟，复位，使能信号）的触发器才能被放进同一个 slice，设计如果所含独立控制集过多，即同一个slice中可放置的触发器减少，可能导致资源浪费过多并且布局选项减少，从而导致功耗上升且可实现的时钟频率降低。控制集Control Set是控制信号(置位/复位信号、时钟使能信号和时钟信号)的组合，用于驱动任意给定的SRL、LUTRAM 或寄存器，对于控制信号的任意独特组合，都会组成1个独立控制集。多个独立时钟会导致多个控制集，若频率相同，可考虑时钟域合并（时钟复用）。
2025-10-19 12:18:22
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原创 AMD开发工具Vivado Vs Vitis
在FPGA设计中，开发工具是不可或缺的，赛灵思早期一直到2012左右，开发工具都是ISE(Integrataed Software Environment)。随着芯片的集成度更高，需要满足更大规模、更复杂系统的开发工具，于是在2012年时推出了一款新的开发工具Vivado Design Suite，用于替代ISE。在2019年推出了Vitis，但也会同步发布Vivado，说明二者不是替代关系，ISE和Vivado的差异如下。
2025-10-12 16:43:18
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原创 FPGA设计之时序收敛分析思路大全
基于 SDC 的工具会分析所有时钟组之间的时序， 除非时序例外约束指定禁止此操作（例如， set_clock_groups、 set_false_path 或 set_max_delay -report_clock_networks可以报告设计中的所有时钟，包括主时钟与对应的生成时钟的关系，report_clock_interaction可以报告各时钟间的关系，check_timing可以报告设计中可能存在时序违例的结构，report_timing_summary则报告设计的时序分析总结。
2025-09-21 12:13:19
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原创 静态时序分析详解之时序路径类型
相比动态分析的模拟仿真，静态时序分析因为不需要大量的测试向量，分析更快，再者因为是分析所有的时序路径，分析结果齐全，单缺点是只能分析时序结果，无法验证设计功能的正确性。 时序路径可以根据信号的类型分为不同的路径，如数据路径，时钟路径，时钟门控路径，异步路径等。最短路径是延时最小的路径，也称为最好路径或Min路径。时钟路径中起点是时钟输入端口，终点是时序单元如触发器，存储器的时钟引脚，以下图为例，源时钟路径和目标时钟路径就是两条时钟路径，终点分别是触发器REGA和REGB的时钟引脚。
2025-09-07 11:08:43
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原创 FPGA设计杂谈之七：异步复位为何是Recovery/Removal分析？
复位（Reset）是一种特殊的控制信号，用于将寄存器、触发器、状态机等数字逻辑电路强制回到一个已知的初始状态，复位根据是否依赖时钟可分为。
2025-08-31 11:57:42
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原创 FPGA常用资源之IO概述
FPGA芯片从内部结构看主要由CLM，可编程IO，可编程的互连线资源，数字信号处理单元DSP，存储单元BRAM，软核与硬核组成，本文对其中的可编程I/O结合开发工具Vivado进行基础的介绍。
2025-08-10 10:14:59
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原创 FPGA设计杂谈之六：PVT和OCV
Corner英文直译的话为角或角落，看着是和芯片没啥联系感觉比较抽象的，个人觉得这个角可将其理解为芯片运行环境模拟的思考角度。主要有三个角度Process（工艺）、Voltage（电压）、Temperature（温度），简称PVT。即Corner = Process（工艺角） + Voltage（电压角） + Temperature（温度角）=（PVT）Process指制造工艺，包括硅片，光刻，参杂，晶体管尺寸等差异。这些差异会影响芯片的速度和性能，通常分为Fast, Typical, Slow三类；
2025-07-20 15:30:53
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原创 新手一文读懂时序约束与时序报告
理解时序报告以及时序约束是掌握FPGA设计必不可少的技能，是FPGA设计中时序收敛的两个关键组成部分。本文将从新手角度介绍相关的内容，从而达到初步理解的水平。
2025-07-13 16:28:19
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原创 Vivado使用入门之五：属性约束操作大全
在FPGA设计中，除了常用的时序约束，位置约束外，还有一类属性约束，可以对设计特定场景，特定单元做一些特殊的处理。Vivado支持丰富的属性设置，相关的属性及功能可参见用户手册<<Vivado Design Suite Properties Reference Guide>> (UG912)2.1 网表资源和Device资源。
2025-06-22 15:02:58
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原创 Vivado软件开发流程操作详解
在进行FPGA设计开发时根据是否想直接使用Vivado套件工具还是想更快速的创建管理设计，可分为Project模式和Non-Project模式，本文主要介绍Vivado进行FPGA设计的主要流程。二、Project模式和Non-Project模式2.1 Project模式作用：Vivado会自动管理设计源文件，约束文件，IP数据，综合与实现运行结果以及报告文件，通过Flow Navigator栏可以指定运行的流程。
2025-06-08 11:25:45
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原创 Windows最快速打开各项系统设置大全
本文介绍了6种在Windows系统中快速打开高频设置项的方法：界面查找（最慢）、CMD命令（需记忆命令）、快捷键（有限支持）、搜索栏（需准确名称）、任务栏固定（最快但数量有限）和BAT脚本（最灵活）。重点推荐BAT脚本方法，通过创建包含特定命令的批处理文件实现一键打开目标窗口。文章还系统整理了常用设置项对应的命令，涵盖系统设置（如控制面板、任务管理器）、系统工具（如截图、远程连接）、目录操作、终端控制、系统信息、系统管理和网络配置等7大类，共列出50余条实用命令，为用户提供全面的Windows快速操作指南。
2025-05-31 13:41:34
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原创 FPGA设计杂谈之五：静态时序分析与工具
Vivado Timing Analyzer是Xilinx的FPGA开发工具集Vivado的时序分析工具，集成到了Vivado中，通过界面或tcl命令进行时序分析，支持跨时钟、CDC、时钟组等完整的时序分析。将设计分解为一组时序路径后，STA 工具会计算每条路径的延时，路径的总延时是该路径中所有单元和网络延时的总和。对于时序路径中间的组合逻辑，存在多条路径的情况，下图中上面的路径经过的组合单元比下面的路径少一个，用于计算最小延时，下面的路径用于计算最大延时。根据这些表项，该工具会计算每个单元的延时。
2025-05-25 10:55:42
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原创 Vivado2024.2+Modelsim仿真环境搭建大全(保姆式说明)
选择有效的安装路径后，将不存在空间不足的告警，同时Installation Locations中会显示安装的插件，此处为Vivado,Vitis_HLS,PDM,Docnav和前面设置的一致，，Disk Space Required中会显示当前路径可用空间以及安装需要空间58.85G，再点击“Next”图标。运行仿真后，如果某个变量的值一直为1'hz，如下图的tesett，表示tesett的状态为不定状态，新手容易犯的一个错误是无信号输入，此时要检查设计仿真文件，是否无信号传入到tesett。
2025-05-17 17:13:51
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原创 时序约束高级进阶使用详解三：Create_Clock
时序约束中，使用Create_clock约束来生成主时钟，主时钟可以说是设计的心脏。主时钟是来自FPGA芯片外部的时钟，通过时钟输入端口或高速收发器GT的输出引脚进入FPGA内部。对于赛灵思7系列的器件，主时钟必须手动定义到GT的输出，对于Ultrascale和Ultrascale+系列的器件，定时器会自动地接入到GT的输出。生成时钟通常来源于设计内部的时钟管理单元，如MMCM，PLL等，生成时钟是与主时钟（使用create_clock创建的时钟）相关，其来源来自主时钟或其他生成时钟。
2025-04-20 17:29:59
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原创 时序约束高级进阶使用详解二：Set_Min_Delay
关于Set_max_delay/Set_min_delay的基础用法之前的文章已进行过简单的介绍，主要作用就是修改时序路径默认的setup/recovery或hold/removal时间要求，本章将对约束Set_min_delay的一些细节使用进行解释。
2025-04-13 16:39:34
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原创 时序约束高级进阶使用详解一：Set_max_delay
关于Set_max_delay/Set_min_delay的基础用法之前的文章已进行过简单的介绍，主要作用就是修改时序路径默认的setup/recovery或hold/removal时间要求，本章将对约束Set_max_delay的一些细节使用进行解释。
2025-03-30 12:49:16
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原创 FPGA设计时序约束用法大全保姆级说明
ff1_sense_reg/C到ff2_sense_reg/D的时序路径经过ff1_sense_i_2/O，因ff1_sense_i_2/O存在stop_propagation，因此clk1到clk2的时序分析中不存在ff1_sense_reg/C到ff2_sense_reg/D。：不在上述四大类中的时序约束属于其他类，有set_case_analysis，group_path，set_disable_timing，set_max_time_borrow四类，对应的使用参见之前的时序约束命令章节。
2025-03-09 14:14:18
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原创 FPGA设计杂谈之四：时序模型
时序模型（Timing Model） 是用于描述数字电路中信号传播延迟、时序关系和功耗特性的数学模型，是Vivado进行时序分析、优化和验证的基础。时序模型由芯片厂商提供，并以特定的文件格式（如LIB、LEF、SPEF、SDF等）存储。
2025-03-02 10:41:34
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原创 FPGA设计杂谈之三：简话7系列I/O资源
HP I/O和HR I/O bank内支持的逻辑单元差异如下图，HR I/O不支持ODELAY（精确调整输出信号的延迟）, HP I/O不支持ZHOLD_DELAY（调整输入信号的采样时间）I/O属性可以通过Vivado的I/O ports界面查看，包含方向，差分对端口，位置，所属bank，I/O标准，参考电压，驱动强度，偏斜类型，拉动类型，阻抗匹配，输入终端。LVDS_25 输出（输出 VCCO = 2.5V）和 HSTL_I_DCI_18 输入（输入 VCCO = 1.8V）（VCCO 不同）。
2025-02-23 11:47:56
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原创 时序约束进阶八：时钟抖动Jitter与不确定性Uncertainty
在时序约束中有一类约束是针对时钟特性进行约束的，如时钟源create_clock和create_generated_clock，时钟抖动set_input_jitter，set_system_jitter，时钟不确定性set_clock_uncertainty，时钟延时set_clock_latency，时钟极性set_clock_sense。
2025-02-16 18:19:42
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原创 时序约束进阶七：Set_External_Delay详解
在时序约束中对clock的约束还存在一种特殊的延时约束set external delay。set external delay如字面含义，设置外部的时延值，但这个外部时延主要是指反馈时延，即信号从FPGA的output端口输出后经过外部电路回到输入端口的时延值。
2025-02-05 11:56:01
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原创 Serdes技术与Xilinx GT概览
对于芯片间高速信号传输技术，不得不提serdes以及在Xilinx在此基础上的高速收发器GT系列，下面将简要的介绍Serdes技术以及Xilinx的GT。
2024-12-15 18:09:47
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原创 时序约束进阶六：Set_Clock_Groups详解
Vivado的时序分析工具默认会分析设计中所有时钟间相关的时序路径，如果对于一些时钟间的路径不需要分析，则可以使用set_clock_groups约束实现。
2024-12-01 20:09:13
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原创 FPGA设计杂谈之二：setup/hold来源
在时序分析中，不得不提的两个词，建立时间setup分析和保持时间hold分析，两者的定义如下建立时间：触发器如果要正确捕获数据信号，数据信号必须在时钟信号到达前保持稳定的最小时间，即建立时间保持时间：触发器如果要正确捕获数据信号，数据信号必须在时钟信号到达后保持稳定的最小时间，即保持时间只有数据信号和时钟信号间的关系满足建立时间和保持时间时，数据才能正确地从触发器的Q端口输出。
2024-11-24 11:38:38
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原创 时序约束进阶五：Set_Max_Delay与Set_Min_Delay详解
其他跨时钟域路径就必须联合约束set_false_path或set_max_delay约束。在set_max_delay/set_min_delay的from/to为有效的时序路径起点和终点时，对路径设置set_clock_group约束，此时set_max_delay/set_min_delay优先级更高。在set_max_delay/set_min_delay的from/to为有效的时序路径起点和终点时，对路径设置set_clock_group约束，此时set_clock_group优先级更高。
2024-11-10 15:01:32
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原创 Vivado时序报告八：Report Bus skew详解
在时序报告中，可以针对两类特殊的约束专门进行报告，一类是前面介绍过的Report Exception，包含了约束set_multicycle_path/set_false_path/set_max_dealy/set_min_delay。另一类就是本文要介绍的set_bus_skew约束，对应的分析为Report Bus Skew，该报告不包含在Report Timing Summary中。
2024-11-03 17:43:20
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原创 Vivado时序报告七：Report Clock Network&Report Clock Interaction详解
本文介绍时序报告中关于时钟的两个报告：Report clock network和Report Clock interaction，Report clock network报告主要是以树状结构报告设计中各时钟驱动的load，Report Clock interaction则是报告设计中时钟间的关系，如同步时钟还是异步时钟等，与load无关。
2024-10-27 11:00:15
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原创 Vivado时序报告六：Report Timing详解
时序分析中，Report_timing_summary默认是对所有路径进行分析，当工程设计较大时，时序路径较多，想要查找指定时序路径的时序情况就不方便，此时就可以使用“Report Timing"功能，但“ReportTiming”不会报告“Pulse Width” （脉冲宽度）。与其他时序报告类似，General information主要包含一些基本信息，报告类型，设计模块名称，器件信息，Vivado版本，报告生成时间，报告生成对应的tcl命令。可同时设置多个，设置多个时会对分析所有的对象。
2024-10-20 11:46:46
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原创 Vivado时序报告五：Report Exceptions详解
时序约束中，有一类约束属于Exceptions类，之所以称为Exceptions（例外）是指约束后进行时序分析时与默认的边沿选取不同，包含set_multicycle_path/set_false_path/set_max_dealy/set_min_delay四种约束。在运行时序分析时，Report Exceptions即是专门针对涉及Exceptions的路径进行报告，并且还会报告clk group约束，通过时序例外约束报告可以获取以下信息。a) 设计中设置的所有影响时序分析的时序例外约束。
2024-10-13 13:24:52
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原创 时序约束进阶四：set_input_delay和set_output_delay详解
为了在设计中准确的模拟信号从FPGA传输到外部或外部信号进入到FPGA端口的时序，在设计中需要给定输入端口和输出端口的延时信息，因为vivado仅仅能够识别边界内部的时序。此时，就需要使用到约束set_input_delay/set_output_delay。
2024-10-08 14:25:48
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原创 Vivado时序报告二：Report CDC详解
前面已经针对Vivado时序Timing报告相关的如Minimum pulse width,datasheet等进行了详解，本文再对其中的Report CDC使用进行解说。
2024-09-28 12:41:35
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原创 时序约束进阶三：Create_clock与Create_Generated_Clock详解
时序约束中，使用Create_clock约束来生成主时钟，主时钟可以说是设计的心脏。主时钟是来自FPGA芯片外部的时钟，通过时钟输入端口或高速收发器GT的输出引脚进入FPGA内部。对于赛灵思7系列的器件，主时钟必须手动定义到GT的输出，对于Ultrascale和Ultrascale+系列的器件，定时器会自动地接入到GT的输出生成时钟通常来源于设计内部的时钟管理单元，如MMCM，PLL等，生成时钟是与主时钟（使用create_clock创建的时钟）相关，其来源来自主时钟或其他生成时钟。
2024-09-17 14:15:31
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原创 Vivado时序报告三：Report pulse width详解
在进行时序分析时，除了slack的分析，还存在pulse width的检查，下面将对pulse width检查进行详细说明。在report timing summary报告中，也会带上Pulse Width检查结果。
2024-09-08 13:49:37
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原创 时序约束进阶二：set_max_time_borrow详解
Set_maximum_time_borrow约束是设置锁存器用于优化时序可以从下一个阶段中借用的最大时间。下面对setup_maximum_time_borrow的使用场景进行介绍。存储电路设计有两种类型：触发器（Flip Flop）和锁存器(Latch)。a)使用触发器的设计数据从时钟的上升沿启动，必须在下一个时钟上升沿到达前的set up时间内到达目的触发器，如果两个触发器的组合逻辑时延太大，那么数据将没法被捕获触发器所捕获，捕获的数据将不稳定，如果数据到达的时间太早，造成时间资源浪费。
2024-09-01 11:38:15
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电子设计自动化中PrimeTime命令集的应用与解析
2025-05-18
新思科技时序分析工具Prime Time使用手册，介绍生成以及使用时序模型进行不同层次的时序分析 同时也对时序模型类型进行详细讲解
2025-05-02
Quartus时序分析与时序约束使用指导
2024-11-26
Vivado配置Sublime+Sublime实现Verilog语法实时检查插件sublime-verilog-master.z
2024-10-30
Vivado配置Sublime+Sublime实现VHDL语法实时检查插件sublime-vhdl-master.zip
2024-10-30
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