VHDL，Verilog学习与对比 （1）

1.进程语句本身是并行语句，但其内部为顺序语句。

2.VHDL不区分大小写，Verilog区分大小写。

3.参数规范：普通内部信号全部小写，参数定义大写。

4. 寄存器类型：表示一个抽象的数据存储单元，它只能在always语句和initial语句中被赋值。如果该过程语句描述的是时序逻辑，即always语句带有时钟信号，则该寄存器变量对应为寄存器；如果该过程语句描述的是组合逻辑，即always语句不带有时钟信号，则该寄存器变量对应为硬件连线；寄存器类型的缺省值是x（未知状态）。

5.参数类型：参数其实就是一个常量，常被用于定义状态机的状态、数据位宽和延迟大小等，由于它可以在编译时修改参数的值，因此它又常被用于一些参数可调的模块中，使用户在实例化模块时，可以根据需要配置参数。在定义参数时，我们可以一次定义多个参数，参数与参数之间需要用逗号隔开。这里我们需要注意的是参数的定义是局部的，只在当前模块中有效。

6.                                               .

7.三个always语句来开始编写状态机的代码，第一个always采用同步时序描述状态转移，第二个always采用组合逻辑判断状态转移条件，第三个always是描述状态输出。

8.元件，参数的例化