FPGA
梦想_编织着青春
这个作者很懒,什么都没留下…
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VHDL,Verilog学习与对比 (1)
1.进程语句本身是并行语句,但其内部为顺序语句。2.VHDL不区分大小写,Verilog区分大小写。3.参数规范:普通内部信号全部小写,参数定义大写。4. 寄存器类型:表示一个抽象的数据存储单元,它只能在always语句和initial语句中被赋值。如果该过程语句描述的是时序逻辑,即always语句带有时钟信号,则该寄存器变量对应为寄存器;如果该过程语句描述的是组合逻辑,即always...原创 2019-08-04 11:37:54 · 4529 阅读 · 0 评论 -
VHDL语言学习(2)
1.数组类型使用和定义Type DataREG16 is array( natural range<>) of std_logic_vector(15 downto 0);--自定义数组类型,每个数组元素的类型为 std_logic_vector(15 downto 0)signal RxDISft: DataREG16(15 downto 0); -------...原创 2019-08-06 21:14:10 · 1739 阅读 · 0 评论