高云MIPI硬核MIPI DPHY

高云MIPI硬核MIPI_DPHY配置

1 MIPI D-PHY 主要特性

支持单向高速(HS，High-speed)模式，单通道数据速率最高可达 2.5 Gbps，单组最高支持 10 Gbps（4 路数据通道），单芯片支持最高 20 Gbps（8 路数据通道）。
最多支持 2 组 MIPI D-PHY，每组最多 4 个数据通道和一个时钟通道。
支持双向低功耗(LP，Low-power)操作模式，数据传输速率为 10 Mbps。
支持高速同步，通道内位对齐（Word Alignment）和通道间字对齐 （Lane Alignment）。
MIPI D-PHY RX 支持 1:8 模式与 1:16 模式。
MIPI D-PHY TX 支持 8:1 模式与 16:1 模式。
支持 MIPI DSI 和 MIPI CSI-2 链路层。
硬核 MIPI D-PHY 有专用的 MIPI Bank。
GW5AT-138 器件支持 2 组 MIPI D-PHY RX；
GW5A-25 器件支持 1 组 MIPI D-PHY，RX 和 TX 可配。

MIPI D-PHY TX 结构示意图

2 界面配置

建立工程后，单击“Tools”菜单栏，单击下拉列表中的“IP Core Generator”选项，即可打开 IP Core Generator 工具界面。点击“Soft IP Core > Interface and Interconnect > MIPI DPHY”；在“Filter”栏中输入“MIPI DPHY”，则可快速定位。

MIPI D-PHY 核

General 配置框
General 配置框用于配置产生的 IP 设计文件的相关信息。
Device：显示已配置的 Device 信息；
Part Number：显示已配置的 Part Number 信息；
Language：配置产生的 IP 设计文件的硬件描述语言。选择右侧下拉列表框，选择目标语言，支持 Verilog 和 VHDL；
Module Name：配置产生的 IP 设计文件的 Module name。在右侧文本框可重新编辑模块名称。Module Name 不能与原语名称相同，若相同，则报出 Error 提示；
File Name：配置产生的 IP 设计文件的文件名。在右侧文本框可重新编辑文件名称；
Create In：配置产生的 IP 设计文件的目标路径。可在右侧文本框中重新编辑目标路径，也可通过文本框右侧选择按钮选择目标路径。
Common 配置页
Mode：选择 8-bits 或者 16-bits 模式；
TX_ENABLE：选择 MIPI D-PHY TX，使能 TX 配置；
IP 的调用 4.1 MIPI D-PHY TX IP
Clock Enable：启用或禁用 clock lane；
Lane 0 Enable：启用或禁用 data lane 0；
Lane 1 Enable：启用或禁用 data lane 1；
Lane 2 Enable：启用或禁用 data lane 2；
Lane 3 Enable：启用或禁用 data lane 3。
TX 专属 PLL 配置部分
PLL CLKIN Frequency：PLL 输入时钟频率（19~800 MHz）；
MIPI D-PHY Data Rate：MIPI 单通道速率（200~3200 Mbps）；
PLL VCO Frequency：PLL VCO 频率提示（800~1600 MHz），点击“Calculate”按钮会更新提示；
CLKOUT4 Divider Factor：PLL 输出分频系数（1~128），clkout4信号最终输出的频率为 VCO 频率除以本分频系数。

MIPI D-PHY TX 配置界面

3 MIPI D-PHY TX IP端口介绍

注：
物理接口直接连接至 MIPI 专属管脚
例化时不需要连接；D-PHY RX 与 D-PHY TX 共用 MIPI 专属管脚。
MIPI D-PHY TX IP 内部例化了一个 D-PHY TX 专用 PLL，用于产生所需的时钟。D-PHY TX 以该 PLL的 VCO 作为参考时钟源；字节时钟由 tx_clk_o 引出，频率为：
𝑓𝑡𝑥_𝑐𝑙𝑘_𝑜 = < 𝐷𝑃𝐻𝑌 𝐷𝑎𝑡𝑎 𝑅𝑎𝑡𝑒 >/< 8 𝑜𝑟 16 >
< 8 𝑜𝑟 16 >取决于我们选择的Mode
用户自定义时钟由 clkout4 引出，频率为：
𝑓𝑐𝑙𝑘𝑜𝑢𝑡4 = 𝑓𝑉𝐶𝑂/<𝐶𝐿𝐾𝑂𝑈𝑇4 𝐷𝑖𝑣𝑖𝑑𝑒𝑟 >

𝐷𝑃𝐻𝑌 𝐷𝑎𝑡𝑎 𝑅𝑎𝑡𝑒是屏幕的MIPI通道速率

𝑓𝑡𝑥_𝑐𝑙𝑘_𝑜对应的是byteclk

𝑓𝑐𝑙𝑘𝑜𝑢𝑡4对应的是pixclk