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RSS订阅原创 VIVADO测试工程项目过程
Step2.添加完整工程所需的所有文件和IP核。Step4.给项目封顶层文件和顶层测试文件。Step3.测试每个模块是否通。Step6.对整个模块综合布线。Step1.新建工程。Step5.时序仿真。
2023-07-27 09:00:00
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原创 Verilog入门教程
Verilog 的设计多采用自上而下的设计方法（top-down）。即先定义顶层模块功能，进而分析要构成顶层模块的必要子模块；然后进一步对各个模块进行分解、设计，直到到达无法进一步分解的底层功能块。专用集成电路（ASIC），就是具有专门用途和特殊功能的独立集成电路器件。寄存器（reg）数据类型——寄存器表示抽象的数据存储元件。线网（wire）数据类型——线网表示物理元件之间的连线；结构化方式——使用门和模块例化语句描述。数据流描述——使用连续赋值语句建模；行为级描述——使用过程化结构建模；
2023-07-26 14:07:23
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原创 Matlab学习文档
e是比例因子的指数，称为浮点数的指数，是一个整数。二是要给出指数（常称为阶码)，用整数形式表示，阶码指明了小数点在数据中的位置，因而决定了浮点数的表示范围。取模（mod）与取余（rem）是不同的，两个函数的生成机制不同，rem函数采用fix函数，而mod函数采用了floor函数。在这样的浮点数下，不考虑符号的话，浮点数能够表示 的最小的数和最大的数，差不多是1.17x10^-38和3.40x10^38。rem（x，y）命令返回的是x-n.*y，如果y不等于0，其中的n = fix(x./y)
2023-07-26 10:23:48
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空空如也
空空如也
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