FPGA开发
小张爱学习oo
这个作者很懒,什么都没留下…
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Verilog入门教程
Verilog 的设计多采用自上而下的设计方法(top-down)。即先定义顶层模块功能,进而分析要构成顶层模块的必要子模块;然后进一步对各个模块进行分解、设计,直到到达无法进一步分解的底层功能块。专用集成电路(ASIC),就是具有专门用途和特殊功能的独立集成电路器件。寄存器(reg)数据类型——寄存器表示抽象的数据存储元件。线网(wire)数据类型——线网表示物理元件之间的连线;结构化方式——使用门和模块例化语句描述。数据流描述——使用连续赋值语句建模;行为级描述——使用过程化结构建模;原创 2023-07-26 14:07:23 · 227 阅读 · 1 评论 -
FPGA常用小功能的代码
本篇文章仅供自己记录一些FPGA实现代码,若有不正确或不严谨的地方欢迎批评指正。原创 2023-07-28 09:00:00 · 798 阅读 · 1 评论