详见:
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三种不同的设计方式:
行为级描述——使用过程化结构建模;
数据流描述——使用连续赋值语句建模;
结构化方式——使用门和模块例化语句描述。
两类数据类型:
线网(wire)数据类型——线网表示物理元件之间的连线;
寄存器(reg)数据类型——寄存器表示抽象的数据存储元件。
主要用途:
Verilog 作为硬件描述语言,主要用来生成专用集成电路。专用集成电路(ASIC),就是具有专门用途和特殊功能的独立集成电路器件。
设计方法:
Verilog 的设计多采用自上而下的设计方法(top-down)。即先定义顶层模块功能,进而分析要构成顶层模块的必要子模块;然后进一步对各个模块进行分解、设计,直到到达无法进一步分解的底层功能块。