系统包含两个arm和一个fpga,处理器通信机制采用fpga内部的fifo,设计了两个256x8fifo,fifo信号采用io模拟,简单测试可以通过,相互之间可以读取发送的数据,具体接收的时候,发现总有开头数据接收不正确的问题,看了手册,发现fifo有latency,简单的说就是数据操作后,还需要有几个latency的时钟,fifo才能到达相应状态,由于io模拟时钟,无操作无时钟,所以会出问题。简单测试了一下,也没太仔研究手册,usedw需要有1个周期latency。din到dout需要有2个周期的latency。
Altera FIFO设计与接口调试心得
最新推荐文章于 2023-12-13 12:06:20 发布