[笔记]Altera中FIFO

最新推荐文章于 2023-12-13 12:06:20 发布
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文章标签： 嵌入式 面试
原文链接：http://www.cnblogs.com/zlh840/archive/2012/09/06/2674229.html
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Quartus II对于已经编译过的工程进行仿真。在结束modelsimSE仿真时，若代码未改变，你又重新进行仿真时，软件会对整个工程再次编译一次。wenfan提醒了下，我才知道是软件上可以设置未改动下，工程就不会再次编译了。方法是Assignments-->Settings...-->Compilation Process Settings-->将Use smart compilation勾上。

来源：http://www.cnblogs.com/oomusou/archive/2009/02/17/modelsim_megafunction.html 真无双老师关于DCFIFO的仿真，非常好。

来源：http://wenku.baidu.com/view/aad33e202f60ddccda38a080.html FIFO核调用实例，GOOD！

来源：http://wenku.baidu.com/view/09c9cb86d4d8d15abe234ed4.html 处理空满情况

http://wenku.baidu.com/view/fcce8974f46527d3240ce021.htmlFIFO作用说明

首先FIFO的原理你要弄清，一般设计中会直接调用IP core，是不需要你写代码的。
什么是fifo，请参考百度。
1：fifo的重要作用就是不同时钟域的数据缓存，只是一种BUF作用。比如不同速率模块间的传输，用fifo做缓存，这时候fifo的容限，也就是深度还是需要根据两者速率计算到恰到好处。当然跨时域问题还有其他的解决方法：例如双口RAM，信号握手，高时钟采样，同步器等，跨时钟域的问题面试的时候会经常被提到。重点。
2：做位宽匹配，实际上也是一种缓存单元，例如单片机位8位数据输出，而DSP可能是16位数据输入，在单片机与DSP连接时就可以使用FIFO来达到数据匹配的目的，写入1个数据，触发2次读操作，类似。
3：做相位补偿。一般是深度很浅的FIFO，一般是1个clk的容限。例如在很多布线延时比较严格的情况下，数据的传输可能会偏不能较大。FIFO的作用就是缩小这种偏移。
不过最重要的还是第一种，如果是跨时钟域的数据交换，请用FIFO做BUF。以后你会碰到很多！也基本都是这个。

4：控制FIFO的读写控制信号不同，为了匹配两个模块间的传输，而加了FIFO。---------思考中！

转载于:https://www.cnblogs.com/zlh840/archive/2012/09/06/2674229.html

weixin_30954607
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【引用】关于ALTERA提供的FIFO核使用原理
jasonwoodlee的专栏
09-09 4790
本文引用自Suinchang《关于ALTERA提供的FIFO核使用原理》 ALTERA提供了LPM_FIFO参数宏模块，可以在代码中例化使用。 FIFO有两种工作模式：（1）SCFIFO，（2）DCFIFO 其中SCFIFO指读写用一个时钟进行同步，
Altera官方_fifo手册
04-06
Altera 官方提供的 FIFO 手册是 FPGA 开发者的重要参考资料，它详细阐述了如何在 FPGA 中设计和使用 FIFO 宏模块。下面将根据标题和描述中的知识点进行详细讲解。 1. FIFO 基本概念： FIFO 是一种特殊的线性缓冲区...
Altera FIFO
qq_38158367的博客
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当FIFO写满时，它的usedw端会变成0
altera FIFO知识点
weixin_30706507的博客
06-02 179
虽然是很常用的IP，但经常用时还要看下文档，某些知识点如果能记住的话，还是可以节省很多时间的。 (1)输入输出位宽不相等 这里以输入16位数据输出为8位数据为例，写入两16位的数据，读出4个8位的数据，当位不同时，应用中要 注意读写的高低位顺序是怎样的，wrusedsw与rdusedw计数也是不一样的。 特点： （1）wrusedw是从00到01，rdusedw是从00到0...
altera FIFO IP的使用
zhangyanquen的技术专栏
09-30 3846
1.创建 FIFO 其他一路默认即可， Finish后， 打开FIFO_Ctrl.v就可以看到FIFO接口了，如下图： 2.  FIFO接口解说 module FIFO_CTRL (         clock,         //FIFO所使用clock
altera系列fifo和ram
weixin_56102526的博客
09-19 2131
能同时进行两个端口读，能同时进行两个端口写，也能一个端口读同时另一个端口写。Altera 建议使用 ALTSYNCRAM（同步） 宏功能为单端口 RAM、双端口 RAM、单端口 ROM 和双端口 ROM 构建同步存储器功能。Altera 建议您使用 ALTSYNCRAM 宏功能为单端口 RAM、双端口 RAM、单端口 ROM 和双端口 ROM 构建同步存储器功能。简单双口RAM：一组读数据和读地址线，一组写数据和写地址线，能同时进行读和写操作，但不能同时对同一地址进行读和写操作。alt:ALTERA公司。
FIFO.zip_ALTERA FIFO
09-14
在Altera FPGA设计中，FIFO（First In First Out，先进先出）是一种常见的数据缓冲技术，用于在数据传输速率不匹配或者需要进行数据暂存的场合。本资源"**FIFO.zip_ALTERA FIFO**"包含了一份关于如何在Altera开发...
altera pcie fifo 测试
06-25
altera pcie fifo 测试
ALTERA FIFO IP核使用verilog代码
01-07
在本文中，我们将探讨ALTERA FIFO IP核的使用方法以及如何通过Verilog代码进行接口设计。 首先，写入数据到FPGA中的FIFO是相对简单的任务。在时钟上升沿到来时，我们需要使能`wrreq`信号并提供待写入的数据`data`。...
Altera官方的FIFO使用指导
01-18
ALTERA官方给出的FIFO使用说明，在LPM库中提供了参数可配置的单时钟FIFO(SCFIFO)和双时钟FIFO(DCFIFO)。
ALTERA IP 核之 FIFO-SCFIFO
07-10
ALTERA IP 核之 FIFO-SCFIFO ，使用的时候 直接例化即可， 出自 altera 自己封装， 这里存储器宽度为 16 深度为 32， 个性化可以改 安全稳定有保证
Altera FIFO IP Cores 实例应用笔记
05-26
Altera FIFO IP Cores 实例应用笔记，很适合初学者，以及系统构建时直接调用！
FPGA_FIFO深度与宽度的配置及验证_程序
09-29
配合‘’FPGA_FIFO深度与宽度的配置及验证‘’文章的quartusⅡ程序，其中芯片引脚需要修改哦，只是用于验证，没有其它实用价值
基于简单的FIFO提供数据宽度转换
10-25
本设计方案描述了为不同宽度读写数据端口的数据宽度转换，怎样基于FPGA的FIFO实现共有时钟（同步）。可以使用Xilinx的Spartan II系列FPGA实现这种FIFO。这个方法使用了片上DLL（延迟锁相环）宏、分布式存储器和简单的计数器逻辑。
Altera FPGA FIFO注意细节
qq_34244712的博客
11-18 543
FIFO 主要用于不同的时钟域数据传输 FIFO 这个地方还是有需要注意的地方。 wrempty这个信号，和rdfull，最好加上 下图中，rd_req,已经拉高了，但是数据并没有出来。应该是0而是延后了一个后期。稍微有些疑问。如果在实际使用时，一定要注意这一点，否者数据可能差一个周期。 ...
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FIFO（First In First Out），先进先出。常用于数据的缓存或者高速异步数据的交互，即跨时钟域信号传递。FIFO没有外部地址线，采用顺序写入数据又顺序读出数据的方式。
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<br />系统包含两个arm和一个fpga，处理器通信机制采用fpga内部的fifo，设计了两个256x8fifo，fifo信号采用io模拟，简单测试可以通过，相互之间可以读取发送的数据，具体接收的时候，发现总有开头数据接收不正确的问题，看了手册，发现fifo有latency，简单的说就是数据操作后，还需要有几个latency的时钟，fifo才能到达相应状态，由于io模拟时钟，无操作无时钟，所以会出问题。简单测试了一下，也没太仔研究手册，usedw需要有1个周期latency。din到dout需要有2个周
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