【引用】关于ALTERA提供的FIFO核使用原理

最新推荐文章于 2024-05-08 13:43:07 发布
最新推荐文章于 2024-05-08 13:43:07 发布
阅读量4.9k 收藏 9
点赞数 1
分类专栏： FPGA 文章标签： module 工作 c date file
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/jasonwoodlee/article/details/6764211
版权
本文详细介绍了ALTERA的LPM_FIFO模块，包括SCFIFO和DCFIFO两种工作模式。重点阐述了DCFIFO模式下读写端的关键信号，并对比了Legacy mode和Show-ahead mode的读写时序差异。通过具体实例展示了如何使用FIFO进行同步信号缓冲。
摘要由CSDN通过智能技术生成

ALTERA提供了LPM_FIFO参数宏模块，可以在代码中例化使用。

FIFO有两种工作模式：（1）SCFIFO，（2）DCFIFO

其中SCFIFO指读写用一个时钟进行同步，可以支持同时读写的功能。

其中DCFIFO指读写使用不同的时钟进行同步，这在设计多时钟系统中相当有用，可用于不同时钟同步信号之间的同步调整。

首先看看DCFIFO模式下的几个比较重要的信号：

[A]在写端，主要有以下几个信号：

       (1) data[n-1:0]：写入数据信号总线；

       (2) wrreq：写入请求信号，高有效

       (2) wrclk：写入同步时钟；

       (3) wrfull, wrempty：用于指示写端FIFO为空或者满的状态；

       (4) wrusedw[log2(SIZE_FIFO)-1:0] ：写入的数据个数，按写入个数递增；

上述信号都与写入时钟srclk同步；

[B]在读端，主要有以下几个信号：

       (1) q[n-1:0]：读取数据信号总线；

       (2) rdreq：读取请求/确认信号，高有效

       (2) rdclk：读取同步时钟；

       (3) rdfull, rdempty：用于指示读端FIFO为空或者满的状态；

最低0.47元/天 解锁文章
FPGA原理与结构（12）——FIFO IP核原理学习
apple_53311083的博客
08-24 1万+
本文对于xilinx的FIFOGenerator IP核进行了一个简单的介绍，解释了IP核中各个类型信号的具体功能。介绍了FIFO的读写操作，其中读操作又可以分成2种模式，推荐使用标准模式，最后介绍了FIFO的非对称读写位宽
FPGA基础学习(2) -- FIFO IP核(Quartus)
weixin_30437481的博客
06-22 2048
ALTERA在LPM（library of parameterized mudules）库中提供了参数可配置的单时钟FIFO（SCFIFO）和双时钟FIFO（DCFIFO）。FIFO主要应用在需要数据缓冲且数据符合先进先出规律的同步或异步场合。LPM中的FIFO包含以下几种： 1.SCFIFO：单时钟FIFO； 2.DCFIFO：双时钟FIFO，数据输入和输出的宽度相同； 3.DCFIFO_MIX...
Altera官方的FIFO使用指导
01-18
ALTERA官方给出的FIFO使用说明，在LPM库中提供了参数可配置的单时钟FIFO(SCFIFO)和双时钟FIFO(DCFIFO)。
FIFO用法详解（附有代码）
热门推荐
yt15751004322的博客
07-18 1万+
FIFO用法1（同步时钟用法） 本次讲解以V7芯片为例，主要讲解同步fifo如何使用，以及其中的一些flag的含义和使用方法。 生成IP核 1.首先打开IP Catalog，在查询栏中输入fifo，双击打开FIFO Generator，打开如下所示界面，1中命名规范：尽量写出写、读宽度及其深度，让人一目了然；2中选择native，一般设计都选择这个，这里不详细解释；3中选择同步时钟的RAM，这里的同步时钟和异步时钟表示读写时钟是否同步，一般情况下，读时钟和写时钟一致，或数据没有跨时钟那就选择同步时钟即可，否
FIFO的使用攻略（一看就会）
quanqueen的博客
08-09 8099
FIFO的原语和IP使用方式
FIFO学习
最新发布
qq_53029963的博客
05-08 1178
读和写应用同一个时钟。它的作用一般是做交互数据的一个缓冲，也就是说它的主要作用就是一个buffer。，读写应用不同的时钟，它有两个主要的作用，
altera系列fifo和ram
weixin_56102526的博客
09-19 2777
能同时进行两个端口读，能同时进行两个端口写，也能一个端口读同时另一个端口写。Altera 建议使用 ALTSYNCRAM（同步） 宏功能为单端口 RAM、双端口 RAM、单端口 ROM 和双端口 ROM 构建同步存储器功能。Altera 建议您使用 ALTSYNCRAM 宏功能为单端口 RAM、双端口 RAM、单端口 ROM 和双端口 ROM 构建同步存储器功能。简单双口RAM：一组读数据和读地址线，一组写数据和写地址线，能同时进行读和写操作，但不能同时对同一地址进行读和写操作。alt:ALTERA公司。
关于ALTERA提供的FIFO核使用原理
05-17
### 关于ALTERA提供的FIFO核使用原理 #### 一、概述 在现代数字系统设计中，FIFO（First In First Out，先进先出）是一种非常重要的存储结构，主要用于实现不同速度或不同频率时钟域之间的数据缓存与传输。ALTERA...
ALTERA FIFO IP核使用verilog代码
01-07
ALTERA FIFO IP核是一个预封装的FPGA功能模块，它提供了高效、可靠的FIFO实现，适用于各种应用场合。在本文中，我们将探讨ALTERA FIFO IP核的使用方法以及如何通过Verilog代码进行接口设计。 首先，写入数据到FPGA...
[笔记]Altera中FIFO
weixin_30954607的博客
09-06 235
Quartus II对于已经编译过的工程进行仿真。在结束modelsimSE仿真时，若代码未改变，你又重新进行仿真时，软件会对整个工程再次编译一次。wenfan提醒了下，我才知道是软件上可以设置未改动下，工程就不会再次编译了。方法是Assignments-->Settings...-->Compilation Process Settings-->将Use smart compi...
altera FIFO知识点
weixin_30706507的博客
06-02 194
虽然是很常用的IP，但经常用时还要看下文档，某些知识点如果能记住的话，还是可以节省很多时间的。 (1)输入输出位宽不相等 这里以输入16位数据输出为8位数据为例，写入两16位的数据，读出4个8位的数据，当位不同时，应用中要 注意读写的高低位顺序是怎样的，wrusedsw与rdusedw计数也是不一样的。 特点： （1）wrusedw是从00到01，rdusedw是从00到0...
ALTERA IP 核之 FIFO-SCFIFO
07-10
ALTERA IP 核之 FIFO-SCFIFO ，使用的时候 直接例化即可， 出自 altera 自己封装， 这里存储器宽度为 16 深度为 32， 个性化可以改 安全稳定有保证
Altera FIFO IP Cores 实例应用笔记
05-26
Altera FIFO IP Cores 实例应用笔记，很适合初学者，以及系统构建时直接调用！
altera 原语手册
11-21
Designing with Low-Level Primitives Chapter 2. Primitive Reference Primitives ................................................................................................................................................ 2–1 ALT_INBUF ...................................................................................................................................... 2–1 ALT_OUTBUF .................................................................................................................................. 2–3 ALT_OUTBUF_TRI .......................................................................................................................... 2–6 ALT_IOBUF ....................................................................................................................................... 2–8 ALT_INBUF_DIFF ......................................................................................................................... 2–11 ALT_OUTBUF_DIFF ..................................................................................................................... 2–13 ALT_OUTBUF_TRI_DIFF ............................................................................................................. 2–14 ALT_IOBUF_DIFF .......................................................................................................................... 2–19 ALT_BIDIR_DIFF ........................................................................................................................... 2–22 ALT_BIDIR_BUF ............................................................................................................................ 2–25 LCELL .............................................................................................................................................. 2–27 DFF ................................................................................................................................................... 2–28 CARRY and CARRY_SUM ........................................................................................................... 2–29 CASCADE ....................................................................................................................................... 2–30 LUT_INPUT .................................................................................................................................... 2–31 LUT_OUTPUT ................................................................................................................................ 2–32
altera FIFO IP的使用
zhangyanquen的技术专栏
09-30 3876
1.创建 FIFO 其他一路默认即可， Finish后， 打开FIFO_Ctrl.v就可以看到FIFO接口了，如下图： 2.  FIFO接口解说 module FIFO_CTRL (         clock,         //FIFO所使用clock
Altera FPGA FIFO注意细节
qq_34244712的博客
11-18 565
FIFO 主要用于不同的时钟域数据传输 FIFO 这个地方还是有需要注意的地方。 wrempty这个信号，和rdfull，最好加上 下图中，rd_req,已经拉高了，但是数据并没有出来。应该是0而是延后了一个后期。稍微有些疑问。如果在实际使用时，一定要注意这一点，否者数据可能差一个周期。 ...
FPGA基础--【Altera】IP核（3）---FIFO先进先出存储器
2201_75683149的博客
12-13 858
FIFO（First In First Out），先进先出。常用于数据的缓存或者高速异步数据的交互，即跨时钟域信号传递。FIFO没有外部地址线，采用顺序写入数据又顺序读出数据的方式。
Altera FIFO设计与接口调试心得
10-22 1674
<br />系统包含两个arm和一个fpga，处理器通信机制采用fpga内部的fifo，设计了两个256x8fifo，fifo信号采用io模拟，简单测试可以通过，相互之间可以读取发送的数据，具体接收的时候，发现总有开头数据接收不正确的问题，看了手册，发现fifo有latency，简单的说就是数据操作后，还需要有几个latency的时钟，fifo才能到达相应状态，由于io模拟时钟，无操作无时钟，所以会出问题。简单测试了一下，也没太仔研究手册，usedw需要有1个周期latency。din到dout需要有2个周
Altera的异步FIFO学习心得
qq_39485231的博客
04-07 772
Altera的异步FIFO，读写用不同频率时钟程序心得 程序 程序可以参考我的另外一篇文章链接: Altera的异步FIFO，读写用同频不同相时钟 只需要修改一下PLL的输出时钟频率和顶层的端口连接即可 心得 通过对异步FIFO读时钟快于写时钟和读时钟慢于写时钟的程序仿真，我发现要想不让FIFO出现数据没成功写入和读出无效数据的情况。可以用以下方法： 开始读FIFO时用rdusedw，停止读FI...
ALTERA FIFO IP核用户指南：9.0版详解与应用
Altera IP核使用手册是一份详细介绍了由Altera公司提供的FIFO（First-In-First-Out，先进先出）功能IP核的用户指南。这份文档的发布日期为2009年3月，适用于MegaCore版本9.0，地址位于101 Innovation Drive, San ...
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值