数字集成电路-Chapter01引论

数字集成电路——引论

本栏目记录自己学习数字集成电路的过程。课本如下图。

引论

1.1 历史回顾

数字电子计算的时代是在发明了真空管之后才开始全面开始的。1947年Bell实验室发明晶体管，1949年Schockley发明双极型晶体管，1956年Harris发明第一个双极型数字逻辑门，1958年TI的Jack Kilby提出IC的构想（在这里所有的元件，无论是无源的还是有源的，都集成在一个半导体衬底上），1962年出现TTL（晶体管-晶体管逻辑，Transistor-Transistor Logic）,1974年形成ECL（射极耦合逻辑）。

因为双极型数字逻辑中的每个门的大功耗限定了能可靠集成在单片、封装、机壳或机箱上的逻辑门的最大数目，所以最终失去了在数字设计领域的霸主地位。尽管之后进行了很多尝试来开发高继承度、低功耗的双极型系列，但MOS数字集成电路最终还是占据了支配地位。

MOSFET管原先称为IGFET（Isolated Gate Field Effect Transistor,绝缘栅场效应晶体管），由于对材料和门的稳定性问题认识不足以及制造工艺的复杂性使MOS逻辑门的完全采用经历了很长时间。

第一个实用的MOS集成电路仅使用PMOS逻辑实现，之后使NMOS（NMOS有比PMOS逻辑更高的速度）。但是这两种方式在20世纪70年代末面临了功耗问题。正因为对本问题的进一步认识，以及制造工艺的发展，最终出现了CMOS。

1.2 数字集成电路设计中的问题

1.2.1 发展趋势

Gordon Moore在20世纪60年代预见（Moore Law）：集成电路上可以容纳的晶体管数目在大约每经过18个月便会增加一倍。换言之，处理器的性能每隔两年翻一倍。如下图所示。

数字电路的设计，是按照层次化的方式进行的。在每一个设计层次上，一个复杂模块的内部细节可以被抽象化并用一个黑盒子或模型来替代。典型的抽象层次：器件、电路、门、功能模块、系统。我们使用的是整个系统，并不需要知道里面的器件是如何组合的。

1.2.2 存在问题

虽然我们使用者并不知道内部工作，但是随着半导体工艺在年复一年的发展，我们需要重新对内部模型进行优化。同时随着工艺尺寸的变小会出现更多问题。

• 重新设计和实现模块库

• 找到关键的时序路径

• 在高性能为成功指标的时候，追求期间的极限

• 寄生参数的大量存在

• 时钟分布，电路同步以及电源电压分布随着尺寸的缩小会越来越关键

• 偏差的存在，需要我们对检查和排错有所了解

1.2.3 举例说明

时钟对系统设计的挑战

在一个数字设计中，时钟信号的作用是使电路中发生的多个事件有序进行。但是由于存在与时钟布线相关的时延（时钟信号的传输线长度不同或者经过不等量的缓冲器等原因），可能发生时钟错位现象，导致两个同步寄存器发生错位。其影响图如下所示。

电源分布网络对系统设计的调整

一个数字系统要求对各个门电路提供稳定的DC，同时保证这个电压稳定在只相差几百毫伏以内。由于芯片内连线具有电阻以及继承电路封装引线具有电感，这在电流变化非常大的情况下很难达到要求。例如100W、1V的MCU的平均电流达到了100A，如果导线电阻仅为1.25mΩ就会造成供电电压（假定2.5V）下降5%。

理论上，电源主干线应当足够宽以传送流过各个分支电路的全部电流，同时把电源线布置在功能块周围并对每个功能块单独供电。下图（a）中流到功能块B的电压可能衰减了很多。

当增加越来越多的功能块时，在功能块之间复杂的相互作用决定了实际的电压降。当在电源和耗电的门电路之间有多条并行的路径时，并不总能很容易的确定电流将路过哪一条路，而且流入不同模块的电流很少同时达到峰值。所有这些考虑使电源分配的设计成为一项富有挑战的任务。

1.3 数字设计的质量评价

我们需要利用这些特性来定量设计的质量，至于哪一个指标更加重要取决于具体应用。

1.3.1 集成电路的成本

任何产品的总成本都可以分为两个部分：重复性费用（或称可变成本），以及非重复性费用（或称固定成本）

固定成本：涉及到受设计复杂度、技术要求难度以及设计人员产出率

可变成本：与产品的产量成正比，和最终测试的成品率成反比，公式入下
$$可变成本=\frac{芯片成本+芯片测试成本+封装成本}{最终测试的成品率}$$

通常芯片面积较小的设计往往成品率较高，在超过一定大小后成品率迅速下降。

1.3.2 功能性和稳定性

就数字信号而言，噪声这个词是指在逻辑节点上不希望发生的电压和电流的变化。下图是数字噪声源的一些例子。而一个门的稳定参数衡量了该电路对制造过程中发生偏差的噪声干扰的稳定性。

几个指标：电压传输特性（判别工作的区间）、噪声容限（对噪声的容忍性）、再生性（受到干扰会重新收敛）、抗噪声能力（在噪声情况存在的情况下正确处理和传递信息的能力）、方向性、扇入和扇出（见下图）

1.3.3 性能

一个数字电路的性能表示了它的计算能力。性能经常用时钟周期的长短（时钟周期时间）或它的速率（时钟频率）来表示。

时钟经过门时存在传播时延，定义为输入输出波形50%翻转点之间的时间（当然这个定义的点可以偏移）。

例如，对于一个一阶RC网络，如下图所示

我们可以根据电路图写出输入输出关系，这里$$\tau =RC$$为网络的时间常数
$$V_{out}(t)=(1-e^{-t/\tau })V$$
达到50%点的时间可以很容易计算出$$t=ln(2)\tau =0.69\tau$$同样，需要$$t=ln(9)\tau =2.2\tau$$时间从10%达到90%点

1.3.4 功耗和能耗

设计电路的功耗决定了每个操作消耗多少能量以及电路耗散多少热量。这些因素会影响许多重要的电路设计决定，如电源容量、电池寿命、电源线尺寸、封装和冷却要求。

在研究电源线尺寸时，引入峰值功耗$$P_{peak}$$。在处理冷却或对电池的要求时，则主要考虑平均功耗$$P_{av}$$
$$P_{peak}=i_{peak}{V}_{supply}=max[p(t)]$$

$$P_{av}=\frac{1}{T}{\int }_0^{T}p(t)dt=\frac{V_{supply}}{T}{\int }_0^T{i}_{supply}(t)dt$$

功耗可以进一步划分为静态部分和动态部分。

静态功耗：总是存在的，即使在没有发生开关时也存在，并且是由在电源和地之间的静态导电通路或由于漏电流引起的。

动态功耗：只发生在门开关的瞬间，发生开关次数越多，动态功耗越大

功耗-延时积（PDP）可以作为一个开关器件质量的度量。能量-延时积（E-D）经常作为最后的质量评价。

对于上文提到的一阶RC网络，观察输入输出的能量。

其中$$v_{in}=V(const)$$
$$E_{in}={\int }_0^{\infty }{i}_{in}(t)v_{in}(t)dt={\int }_0^{\infty }C\frac{d{v}_{out}}{dt}Vdt=CV{\int }_0^{V}d{v}_{out}=C{V}^2$$

$$E_{out}=E_C={\int }_0^{\infty }{i}_C(t)v_{out}(t)dt={\int }_0^{\infty }C\frac{d{v}_{out}}{dt}{v}_{out}dt=C{\int }_0^V{v}_{out}d{v}_{out}=\frac{C{V}^2}{2}$$

这正好是信号源传送能量的一般。一个简单的分析是，另一半能量变为热消耗在电阻上。

1.4 小结

本章介绍了数字电路设计的历史和发展趋势，而且还介绍了一个设计好坏的重要质量指标：成本、功能、稳定性、性能和能量/功率损耗。