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原创 秋招合集-数字后端

数字后端秋招合集

原创 CMOS反相器的版图、剖面图和电路图

CMOS反相器的版图、剖面图和电路图

原创 【Robust Verification——OCV】

原创 特殊时序分析检查

1、组合逻辑为多周期延迟时一般默认的hold的capture edge是setup capture edge的前一个上升沿。2、组合逻辑为半周期延迟时一般电路中setup非常好修，hold特别难修。因此采用半周期路径比较好，setup比较紧，hold特别松。3、set_false_path命令中，使用through时会使得静态时序分析变得复杂，因此尽量少使用。set_false_path -from[get_clocks clockA]-to [get_clocks clockB]相较于

原创 2023华为海思一面（数字后端）

1、中文自我介绍2、介绍自己的课题3、介绍自己学过的相关课程4、为什么选择数字后端5、对ASIC 芯片部门的了解6、介绍NMOS/PMOS的工作原理（半导体物理）NMOS：N沟道PMOS：P沟道增强型与耗尽型区别以NMOS为例，当Vgs大于阈值电压时，在栅极和衬底之间的SiO2绝缘层中产生一个电场。电场方向垂直于半导体表面的由栅极指向衬底的电场。这个电场能够排斥空穴而吸引电子，因此吸引的电子会与N+区构成N沟道。NMOS常用作下管，因为如果作为上管时，栅极加的电压应该要比VCC

转载 天线效应与预防措施

教你轻松玩转天线效应

原创 STA环境

STA环境只要是对约束的精确设定，包括时钟、IO时序特征以及一些时序路径等设置。注意：STA只能针对同步电路，对异步电路是无能为力的。下面主要讲述create_clock、clock_generate_clock、create_clock主要用来设置时钟源端。create_clock_uncertainty包含了jitter和其他悲观因素。约束条件更加严苛，使得电路更加稳健。在时序分析中，悲观就是安全。source latency的min max设置可分别应用于setup与ho.

原创 标准库文件

工艺库有db文件和lib文件，db是打不开的，lib是打得开的。以反向器为例，时序弧上的延迟由两个因素影响，负载越大，延迟越大；输入转换时间越大，延迟越大。随着工艺更加先进，线性模型更加不准确，非线性模型是由二维查找表构成的。当数据不在查找表表项中计算方式slew_derate_from_library参数的意义，实际采取饿阈值可能是30-70，但是库中的范围是10-90，这个时候就需要设置slew_derate_from_library=0.5.k库操作一般是在当实际情况与库中.

原创 MUX2:1与MUX4:1的代码（源自于NV-ASIC Physical design笔试题目）

MUX2:1实现二选一选择器功能module MUX2_1( input x0, input x1， input sel， output y0， reg y0_out);always(*) begin case(sel) 1'b0:y0_out=x0; 1'b1:y0_out=x1; default:y0_out=x0; endcase endassign y0=y0_out

原创 2022年NV-ASIC-physical design(一面)

首先对于简历里面的东西进行提问，主要是面试官感兴趣的东西，因为这个面试官也参加过数学建模，因此主要问的是数学建模。其次，由于自己的课题和工作方向不一致，所以介绍了自己的课题，以及目前自己的课题进行到那个步骤（和之前面candence同样的问题），我这边回答的是目前处于仿真完成阶段，后面应该要实测，那么问题来了，那你实测与仿真之间的误差 是什么，以及遇到误差后怎么处理（和candence一样的问题），并且还问到了为什么会选择数字后端。 下面一部分主要考察对数字后端知识的掌握，首先问的是对数字后端流程的掌握.

原创 数字后端中的常用命令

report_timing -all_violation：打印所有的timing drv违例信息。补充：DRV设计规则违例、DRC设计规则检查

原创 建立时间与保持时间

参考于B站up主“讲IC的邸老师”：建立时间时序报告Point:时序路径上经过的每一个点。Incr:增量代表每个点自己的延时。Path:从路径起点开始累积的延时。r与f:代表最小值和最大值。（不是很确定）这里引入clock uncertainty为了使条件更严苛。保持时间无论是建立时间还是保持时间，只看slack是否大于零，就可以判断是否满足约束条件。...

原创 数字集成电路第三章（反相器）

CMOS反相器结构与原理注意：MOS管导通时电阻很小，截止时电阻很大。传输特性提高电源电压VDD可以提高CMOS电路的直流噪声容限（因为是静态特性）。静态特性：输入电平在0、1之间跳变时，电路状态的变化。输入特性：从反相器输入端看进去的输入电压与输入电流的关系。正常情况下输入特性的区域是中间电流非常小的区域。输出特性：从反相器输出端看进去的输出电压与输出电流的关系。由于Vin的高电平一般就是VDD，所以VDD改变时，影响了RON的大小。动态特性：：动态转换过程

原创 数字集成电路（第二章）导线与传输线模型

传输线模型

原创 数字集成电路学习（第一章）

数字电路设计的抽象模型：器件级DEVICE——电路级CIRCUIT——门级GATE——模块级MODULE——系统级SYSTEM门阵列与门海：门阵列（GA Gate Array）是布线通道阵列，门海（SOG sea of gate）是无通道阵列，可以将没有利用的逻辑门作为布线区，而没有指定固定的布线通道，以此提高布线的布通率。可编程器件：PAL CPLD FPGASOC:ystem on a chip 将完整计算机所有不同的功能块一次直接集成于一颗芯片上。有多个MPU DSP MCU或者复合的

原创 2022NV暑期实习笔试题（ASIC Physical Design）

**题外话：**考后发现ASIC Physical Design是后端但又偏前端一些，VLSI就是纯纯的后端，前人经验，有问题就直接问HR。题型十题简答题，每一题均有至少两问，虽然是纯英文，但是题目还是能看懂的。1、verilog写RTL代码，设计2:1MUX，以及用2:1MUX设计4:1MUX并且画出电路图。2、计算FIFO最小深度，假设fifo使用格雷码，如何约束格雷码总线上的偏差。3、在两个Flipflop中间插入latch，画出时序图，以及latch是如何优化hold timing.4、给

转载 【EM（electron migration）】

原创文章：EM现象出现的原因及解决办法定义：金属线上允许通过的最大电流是有限的，过大的电流会使金属连线断裂，导致芯片失效，这种现象叫作EM现象。过大的长期电流导致金属阳离子在正极堆积，形成小丘或突起，在阴极容易出现空洞。特别的在高温条件下，金属离子比较活泼，电子容易推动这种迁移。这种迁移会导致短路或者断路。（也就是说电流和温度会影响EM效应）原因——解决方法：单元驱动能力大，虽然可以驱动更大负载和更长的金属连线，但是会导致电流大。——换用驱动能力更小的单元互连线长度过长，导致电阻大，带来的热

转载 latch&timeborrowing&Lookup latch

原创文章latch(锁存器),电路图结构如下当 E = 1 时，latch直传（transparent），D端信号的变化会即时反应在Q端；当 E = 0 时，latch关断（closed），Q端保持关断瞬间D端的值。设计中使用Latch的好处是，相比寄存器的面积更小，功耗更低，可以从后级电路进行time borrowing，更容易满足setup time，然而坏处是STA分析不会那么直接，下面我们就看看引入了Latch的Timing Path如何分析。Timing borrowing由于锁

转载 DC（design compiler）

逻辑综合（design compiler篇）