数字集成电路1-5章总结

序：作为一个热爱IC行业的打工人，这个笔记是鄙人下班之余总结拉贝先生的神书而来的。目的是为了让自己对数字集成电路的底层保持熟悉，并能总结出一些基本规律。

第一章 导论

导论讲了一些全面的概述，介绍了一些数字电路的基本特性，比如通过CMOS门介绍了数字电路的再生性、噪声及噪声容限，以及一些评价指标等。

1、数字集成电路发展历程

2、噪声及噪声容限

3、再生性 regenerative

书中介绍了 CMOS 互补逻辑门的再生性，但是现在的集成电路基本都是用互补 CMOS 门构成的，基本都满足这个特性。

4、评价标准

（1）成本
$$\begin{array}{c}芯片成本=\frac{圆片成本}{每个圆片的芯片数\times 芯片成品率}\end{array}$$

$$\begin{array}{c}成品率=\frac{每个圆片上完好的芯片数量}{每个圆片上芯片的总数量}\times 100\%\end{array}$$

（2）待续。。。

5、VLSI 设计流程

第二章、制造工艺

1、工艺流程

• 为什么 MOS 管的剖面图上所有的与金属电极连接的地方都是重掺杂的区域？
  因为要保证金属和半导体产生欧姆接触。
• 有时候 MOS 管的剖面图上会有 G、S、D三个极，还有会一个 Bulk 极，这个极是衬底的引出端，同样要外接电极将衬底偏置到某一个电位，所以也要保证重掺杂。

（1）集成电路加工的主要流程

1、集成电路的加工的主要流程可以分为两个阶段：一个阶段是前端工艺（制备晶体管），另一个阶段是后端工艺（制备互连）。集成电路加工的流程是先制备晶体管层，然后在晶体管层逐层加上金属连线层，得到最终的成品。
2、CMOS 工艺的版图层定义

• 每一层版图对应若干层光刻版图形

2、封装 package

3、版图

4、scaling down

（1）集成度
一片硅片上的所有晶体管是一起制造出来的，所以单个硅片上的晶体管数量越多，单个晶体管的成本就越低。按照集成度可以对集成电路划分：

小规模（SSI）	中规模（MSI）	大规模（LSI）	超大规模（VLSI）	特大规模（ULSI）	吉规模（GSI）
20-30	30-$10^3$	$10^3$-$10^5$	$10^5$ -$10^7$	$10^7$-$10^9$	>10^9

（2）摩尔定律：数字处理器芯片的集成度每2年增长1.6-2倍。
3、芯片成本

4、现代的处理器就是要在圆片上集成更多的晶体管，也就是提高集成度。平面工艺下提高集成度的基本方法是减小单个晶体管的面积。

• 等比例缩小（scaling down）：晶体管沟道的不断缩小。为了维持晶体管特性和工作特性（如沟道导通电阻）基本不变，缩小晶体管的其他维度的尺寸和电源电压也要随之按比例缩小。
• 3D工艺（当代前沿技术）：在垂直方向上实现立体的 MOS 结构，减小平面上所占用的面积。

第三章、器件

书中先讲二极管的原理，在推导 MOS 管原理及静态动态特性分析，公式一堆。下班之余看真的头皮发麻，推导公式是不太可能了，makedown 编辑公式都要半天，只能囫囵看完了解本章结构梳理出一些基本结论了。

一、MOS场效应晶体管

1、为什么MOS管的阱要用重掺杂（比如 nmos 的n阱为什么要重掺杂 $n+$，为什么要重掺杂衬底的bulk）？ ans：主要是为了形成金属-半导体之间的欧姆接触。

（一）MOS 管工作原理

用半导体物理知识解释比较合理。沟道出现的原因就是由于出现反型层。沟道下面有个耗尽层。

（二）NMOS管基本特性

1、NMOS 管重掺杂区域源区和漏区，衬底为 P 型。电位低的一端是 S，电位高的一端为 D。
2、$V_{gs}$ 超过阈值电压 $V_{T_n}$ 时管子导通，小于 $V_{T_n}$ 时截止。
3、阈值电压大于 0 的 PMOS 管称为增强型 PMOS，阈值电压小于 0 的称为耗尽型 PMOS。

二、PMOS管基本特性

1、PMOS 管，衬底为 N 型。电位高的一端是 S，电位低的一端是 D。
2、PMOS 管，$V_{gs}$（负值）小于阈值电压 $V_{T_p}$（负值）时导通，大于 $V_{T_p}$ 时截止。
3、阈值电压小于 0 的 PMOS 管称为增强型 PMOS，阈值电压大于 0 的称为耗尽型 PMOS。

三、复杂开关网络的导通条件

导通条件判断方法：开关网络两端之间的各条通路的导通条件之间是“或”的关系；同一条通路上的彼此串联的各个开关的导通条件时“与”的关系。

1、当两个 NMOS 管串联时，导通条件为：
$$out=g_1\&\&g_2$$
当两个 PMOS 管串联时，导通条件为：
$$out=\overline{g_1}\&\&\overline{g_2}$$

2、当两个 NMOS 管并联时，导通条件为：
$$out=n_1||n_2$$
当两个 PMOS 管并联时，导通条件为：
$$out=\overline{g_1}||\overline{g_2}$$

四、逻辑门的实现

（1）静态互补 CMOS 逻辑原理

静态逻辑原理：输入信号控制开关网络的通/断，当需要输出 1 时使输出连接到 $V_{DD}$，当需输出 0 时使输出连接到地。

找互补网络需要用到德摩根定律:
$$\overline{g_1+g_2}\equiv \overline{g_1}\cdot \overline{g_2}$$
$$\overline{g_1\cdot g_2}\equiv \overline{g_1}+\overline{g_2}$$
由此可知，N 管的并联对应 P 管的串联，N 管的串联对应 P 管的并联。

（2）互补网络中上拉和下拉网络的选择（Page156有讲解 ）

如果选择 PMOS 管作为上拉网络时，不存在阈值损失，如果选择 NMOS 管作为下拉网络时，不存在阈值损失

互补网络的逻辑表达式只需要关注下拉网络的表达式的非，然后根据：N 管的并联对应 P 管的串联，N 管的串联对应 P 管的并联得到上拉网络。

一、MOS 管工作原理

1、静态情况下MOS管

1、阈值电压：MOS管发生强反型时的电压$V_{GS}$，强反型发生在电压等于两倍费米势的时候，NMOS（P型硅衬底）的费米势典型值一般为：${\varphi }_F\approx -0.3V$，费米势的计算式如下：
$${\varphi }_F=-{\varphi }_{T}In(\frac{N_A}{n_i})$$
阈值大小与什么有关？
阈值电压的大小受衬底偏置和一大堆材料常数，比如栅和衬底材料之间功函数的差、氧化层厚度、费米势、沟道和栅氧层间表面上被俘获的杂质电荷，以及为调节阈值所注入的离子剂量都有关系，所以如果用数学表达式表达阈值是一个多元函数，与其依赖于一个如此复杂的表达式，还不如用经验值。

MOS管在产生反型之后，反型层下面会有一个耗尽层（形成过程参考半导体物理），当出现反型后，MOS管的耗尽层宽度不再发生变化，此时耗尽区的电荷是由衬底掺杂浓度和衬底偏置决定的。当继续增加$V_{GS}$时，反型层里面的电子是由源极补充的，不是从衬底穿过耗尽层补充的。

2、MOS 管的工作区与电流方程

• 截止区($V_{GS}<V_T$):
  MOS管在截止区时也会因为隧穿效应等产生漏电流。只是很微小。漏电流的大头主要还是亚阈值漏电流。

$$I_D=0$$

• 电阻（线性）区（$V_{GS}>V_T,V_{GD}>V_T$）:反型层从源端延伸到漏端。

$$I_D={\mu }_n{C}_{ox}\frac{W}{L}[(V_{GS}-V_T)V_{DS}-\frac{V_{DS}^2}{2}]$$
上面式子也叫萨之唐方程，电阻区的 $V_{DS}$通常较小，当$V_{DS}<<V_{GS}-V_T$时，二次项可以忽略，则电流与 $V_{DS}$ 的增加近似为线性关系。W和L分别代表有效沟宽和沟长，萨之唐方程能够成立的原因是可以对沟道全长进行积分计算，即沟道全长任一位置都大于阈值电压，或者说沟道没有出现夹断。

• 饱和区（$V_{GS}>V_T,V_{GD}<V_T$）:
  当$V_{DS}$ 之间的电压继续提高时，沿全长沟道电压都大于阈值电压的假设就不再成立了，也就是在漏端出现了沟道夹断现象，在这个条件下，萨之唐方程不再成立。但是在夹断时，感应形成的沟道上的电压差（从夹断电到源）保持固定在$V_{GS}-V_T$上，结果使得电流保持为常数。此时用$V_{GS}-V_T$代替萨之唐方程中的$V_{DS}$即得到饱和模式下的漏极电流，如下式所示：
  $$I_D=K_n^{\prime }\frac{W}{L}\frac{(V_{GS}-V_T{)}^2}{2}$$
  饱和区时，当$V_{DS}$ 继续增加超过 $V_{GS}-V_T$（沟道夹断饱和电压）时 $I_D$不再随着 $V_{DS}$增加而增大，即已经和$V_{DS}$无关了，但是注意的是，漏电流$I_D$ 与控制电压$V_{GS}$之间存在平方关系，一般来说$V_{GS}$是个定量，所以漏电流$I_D$此时也是个定量。
  饱和模式下晶体管的作用像一个理想的电流源——在漏端与源端间的电流是恒定的。并且独立于在这两个端口上外加的电压$V_{DS}$。

2、MOS 管的一些其他效应

-沟道长度调制效应

前面讲到，饱和模式下晶体管的作用像一个理想的电流源——在漏端与源端间的电流是恒定的。并且独立于在这两个端口上外加的电压$V_{DS}$。MOS管在饱和区时电流公式为：
$$I_D=K_n^{\prime }\frac{W}{L}\frac{(V_{GS}-V_T{)}^2}{2}$$
$I_D$不再随着 $V_{DS}$增加而增大，像个电流源，但是事实上并不是完全像电流源，因为上式中的 $L$ 为沟道的有效长度，而沟道由于夹断有效长度和$V_{DS}$有关，增加$V_{DS}$将使漏结的耗尽区加大，即沟道有效长度减少，$L$减小时电流会增加，所以在饱和状态下MOS管并不是一个理想的电流源。关于 MOS 管电流的一个更精确的表述为：
$$I_D=I_D^{\prime }(1+\lambda V_{DS})$$
$\lambda$称为沟长调制系数。沟长调制现象在短沟道器件中更显著，因为短沟道器件漏结耗尽区占了沟道的较大部分。说白了就是短沟道器件的漏源之间本来就短，减小同样的沟长宽度对端沟器件来讲对$I_D$的影响更大。

• 速度饱和
  （1）端沟器件和长沟器件的速度饱和：前面讲到的萨之唐方程是基于$v_n=-{\mu }_n\xi (x)={\mu }_n\frac{dV}{dx}$推导出来的，即载流子（电子）的速度是与正比于加在电子两端的电场强度的，载流子的速度通过一个称为迁移率的参数${\mu }_n$（$m^2/V\cdot s$）与电场相关，符合下图斜线区域的建模。这个公式的推导可以去看《半导体物理》。 但是如果是短沟道MOS管，它的漏源两端的距离$d$很短，当漏源两端的电压$V_{DS}$相同时，短沟器件的电场强度比长沟器件的电场强度（$E=\frac{U}{d}$）大，所以短沟器件的电子速度都会快很多，但是当沿着沟道的电场达到某一个临界值${\xi }_c$时，载流子的速度将会由于散射效应而趋于饱和，这个情形符合下图横直线区域的建模。

图片为书中图3.17
（2）PMOS和NMOS的速度饱和：具体到PMOS和NMOS管，由于电子和空穴的饱和速度大致相同，即$10^5$m/s。速度饱和发生时的临界电场强度取决于掺杂浓度和外加的垂直电场强度。对于电子，临界电场在 $1-5V/\mu m$之间，这意味着在沟道长度为 $0.25\mu m$的 NMOS 器件中大约只需要 2V 左右的漏源电压就可以达到饱和点，这一条件在当前的短沟器件中很容易满足。在 N 型硅中的空穴需要稍高一些的电场才能达到饱和，因为空穴的迁移率${\mu }_p$相比电子的低，所以空穴要达到饱和需要更高的电场，因此在以 PMOS 晶体管中速度饱和效应不太显著，因为 PMOS 沟道的载流子是空穴，需要更高的$V_{DS}$才能达到速度饱和。总结：NMOS 和 PMOS 的速度饱和效应不同是由于空穴和电子的迁移率不同导致的。

（3）速度饱和效应对晶体管工作的影响
速度饱和对晶体管的工作有很大的影响。上图所画出的电子速度与电场之间的关系可以用带有条件的下式来表示：
$$\begin{array}{c}v=\{\begin{array}{cc}& \frac{{\mu }_n\xi }{1+\xi /{\xi }_c},\xi \le {\xi }_c\\ & v_{sat},\xi \ge {\xi }_c\end{array}\end{array}$$
${\xi }_c$ 为斜线和直线的交点，也就是MOS达到速度饱和的临界电场值。为了使得斜线区域（未速度饱和）和直线区域（达到速度饱和）连续，需要：$${\xi }_c=2v_{sat}/{\mu }_n$$
用修正后的速度公式重新按照萨之唐方程推导，就可以得到在电阻工作区漏极电流的修正式：
$$\begin{array}{c}\begin{array}{r}{I}_D=\frac{{\mu }_n{C}_{o}x}{1+(V_{DS}/{\xi }_{c}L)}(\frac{W}{L})[(V_{GS}-V_T)V_{DS}-\frac{V_{DS}^2}{2}]\\ ={\mu }_n{C}_{ox}(\frac{W}{L})[(V_{GS}-V_T)V_{DS}-\frac{V_{DS}^2}{2}]k(V_{DS})\end{array}\end{array}$$
式中，$k(V_{DS})$因子考虑了速度饱和的程度，他的定义如下：
$$\begin{array}{c}k(V_{DS})=\frac{1}{1+(V_{DS}/{\xi }_{c}L)}\end{array}$$
$V_{DS}/L$ 可以被解释为在沟道中的平均电场。在长沟器件（$L$较大）或者$V_{DS}$值较小的情况下，$k$ 接近 $1$，于是$I_D$的值就简化为通常情况下电阻工作模式的电流公式。对于短沟器件，$k$小于1，这意味着所产生的电流将小于通常所预期的值。

当增加漏源电压 $V_{DS}$ 时，沟道中的电场最终达到了临界值，于是在漏端的载流子出现速度饱和。通过使得速度饱和情况下的漏端电流等于$V_{DS}=V_{sat}$ 时（即MOS达到速度饱和时）的给出的电流，通过式 4 可以得到：
$$\begin{array}{c}\begin{array}{r}{I}_{DSAT}=v_{sat}{C}_{ox}W(V_{GT}-V_{DSAT})\\ =k{V}_{DSAT}{\mu }_n{C}_{ox}\frac{W}{L}[V_{GT}{V}_{DSAT}-\frac{V_{DSAT}^2}{2}]\end{array}\end{array}$$
式中，$V_{GT}$ 为$V_{GS}-V_T$的简短表示。

从中可以看出，进一步增加漏源电压并不能产生更多的电流(就一阶近似而言)，即晶体管的电流饱和在$I_{D_{SAT}}$上。联立式(5)和式(6)并合并有关项并化简后得到：
$$\begin{array}{c}{V}_{DSAT}=k(V_{GT})V_{GT}\end{array}$$

进一步增加$V_{DS}$并不能产生更多的电流（就一阶近似而言），即晶体管的电流饱和在$I_{DSAT}$上。由此可以看出亮点：
（1）对于短沟道器件及足够大的$V_{GT}$值，$k(V_{GT})$明显小于1，因此 $V_{DSAT}<V_{GT}$，说明管子（器件）在 $V_{DS}$达到$V_{GS}-V_T$之前就已经进入饱和状态了。**即端沟器件的速度饱和会先于沟道夹断的饱和出现，因此短沟器件经历的饱和区范围更大，比起相应的长沟器件来说，它们往往更经常地工作在饱和情况下。**如教材p64 图3.18所示。
所以，我们经常说管子工作在饱和区，对于端沟器件来说，经常发生的是速度饱和；对长沟器件来说，经常发生的是沟道夹断饱和。
（2）在饱和区，短沟器件的饱和电流$I_{DSAT}$显示了栅源电压$V_{GS}$间的线性关系，这不同于在长沟器件中的平方关系$I_D=\frac{k_n^{\prime }}{2}\frac{W}{L}(V_{GS}-V_T{)}^2$，因此在一定的控制电压下它减少了晶体管能够提供的电流值。反之，在亚微米器件中降低工作电压不会像在长沟晶体管中那样有显著的影响。

• 漏极电流与电压之间的$I_D-V_{DS}$关系图
  教材上图3.19表示了两个使用相同工艺构造的长沟道（10$\mu m$）和短沟道（0.25$\mu m$）的$I_D-V_{DS}$关系图。图中可以看出，长沟道器件在电阻区的特性像一个电压控制的电阻，不通的$V_{DS}$对应不同的导通电阻（看斜率）；在饱和区，它的作用像一个电压控制的电流源（忽略沟长调制效应）；在饱和区$I_{DSAT}-V_{GS}$的平方关系可以从不同$V_{GS}$的间距中清楚看出。而在短沟道器件中，饱和电流与$I_{DSAT}$与栅源电压$V_{GS}$的线性关系同样可以从艰巨中看出来。而且从纵坐标看，长沟器件的栅源电压$V_{GS}$对饱和电流的控制很强，同样大小的栅源电压$V_{GS}$，长沟器件的$I_{DSAT}$比短沟器件的要高很多，而且$V_{GS}$越高，这个效应越明显。这也使得高电压时的短沟器件的电流驱动能力（用漏极输出电流来衡量）相比长沟器件有很明显的下降。

亚阈值情形

亚阈值情形属于管子在截止区的情形。导通以为出现了强反型，也是就是出现了沟道。
此处应该补一张书中p66内的图3.22
弱反型时也存在反型层，少数载流子浓度在表面上的浓度会超过多数载流子浓度，但是远远少于整个半导体体内的多数载流子。但是没有导电沟道，导电沟道出现的$V_{GS}$就是阈值电压了。
阈值电压是当MIS结构出现强反型时的栅源电压$V_{GS}$，但是如果出现弱反型时也会产生反型层，这种情况叫做亚阈值情况。亚阈值情形反映到图上就如同书中图3.20中的情形，当栅源电流降到$V_{GS}=V_T$时，$I_D$的大小并不立即降为 0。书中图3.22对图3.20(b)中的短沟道器件的$I_D-V_{GS}$之间的关系用对数坐标进行了重画，发现最终在亚阈值的$V_{GS}$下，$I_D$是按指数方式下降的，非常类似于模电里面学的双极型晶体管的工作情形。当不存在导电沟道时（弱反型），NMOS的$n^{+}$（源）-p（衬底/体）-$n^{+}$（漏）三端实际上形成了一个寄生的双极型晶体管。在亚阈值指数关系区的$I_D-V_{GS}$之间的关系可以用模电中双极型晶体管中的下式来表示：
$$\begin{array}{c}{I}_D=I_S\cdot e^{\frac{V_{GS}}{nKT/q}}(1-e^{-\frac{V_{DS}}{KT/q}})(1+\lambda V_{DS})\end{array}$$
式子中，$I_S$和$n$为经验参数，其中$n\ge 1$,其典型范围为 1.5左右。

理想的MOS管我们当然是希望在$V_{GS}$低于$V_T$时漏端电流$I_D$立即降为0或者下降的够快，即不希望存在亚阈值漏电流，因此在亚阈值区域$V_{GS}$低于$V_T$时漏电流$I_D$相当于$V_{GS}$的下降率可以作为一个器件质量的衡量指标。

亚阈值漏电流具有某些重要的影响。特别是在动态电路中尤为明显，因为动态电路依靠电荷在电容上的存储，因此它的工作可以因为亚阈值漏电流收到严重的影响。存在亚阈值电流时为了能正常工作，需要对器件的阈值电压的最低值有一个严格的限制。其实对于CMOS管子来说，亚阈值时PMOS和NMOS管子同时都导通。

充放电时一个电容的等效电阻

我们用现在数字电路中一个最普遍的情形之一：一个电容通过NMOS进行放电的情形来研究MOS管的等效电阻。具体推导过程见教材p70。最后的结论是：
在电容从$V_{DD}$放电至$\frac{V_{DD}}{2}$的过程中（即MOS管的漏端电压从$V_{DD}$降低至$\frac{V_{DD}}{2}$），器件电阻的平均值为：
$$\begin{array}{c}{R}_{eq}\approx \frac{3}{4}\frac{V_{DD}}{I_{DSAT}}(1-\frac{7}{9}\lambda V_{DD})\end{array}$$
其中，
$$\begin{array}{c}{I}_{DSAT}=k^{\prime }\frac{W}{L}((V_{DD}-V_T)V_{DSAT}-\frac{V_{DSAT}^2}{2}))\end{array}$$
由这个表达式可以得到几个有意义的结论：

• MOS管的电阻反比于管子的宽长比$\frac{W}{L}$,主要还是管子的宽$W$，因为长度一般时与工艺（光刻）有关，晶体管的宽度加倍将使电阻减半。
• 当$V_{DD}\ge V_T+V_{DSAT}/2$时，由于沟长调制效应，电阻实际上将与电源电压无关，$V_{DD}$的增加对电阻的改善很小。
• 一旦电源电压$V_{DD}$接近$V_T$，电阻会急剧增加。

漏-源电阻

如书中图3.35(b)所示，漏-源电阻可以表示为：
$$\begin{array}{c}{R}_{S,D}=\frac{L_{S,D}}{W}{R}_{\square }+R_C\end{array}$$
其中，$R_C$式接触电阻,$W$是晶体管的宽度,$L_{S,D}$是漏或源的长度。串联电阻会使得器件的性能变差，因为对于一个给定的控制电压它减小了漏极电流。因此要想办法降低漏-源电阻。一种方法是用低电阻材料（钛或钨）覆盖在漏区和源区，这个工艺也叫硅化物工艺，他能有效地使薄层电阻减少。另一种方法是使晶体管比所要求的在宽些。综上，采用硅化物工艺并适当注意版图，寄生电阻就不会成为重要问题。

MOS管的动态特性

一个MOS管的动态响应只取决于它充（放）电这个器件的本征寄生电容和由互连线及负载引起的额外电容（第四章讲解）所需要的时间。本征寄生电容主要有三个来源：基本的MOS结构、沟道电荷以及漏-源反向偏置PN结的耗尽区。除了MOS结构电容以外，其他两个电容都是非线性的且随所加电压变化。

电容的定义：两块导体中间夹一层绝缘体就构成了一个电容器。沟道有电子流相当于道题，耗尽区基本没有电子流过，可以认为是一层绝缘体，绝缘层越厚，电容就越小。电容公式为：
$$C=\frac{\xi \cdot S}{4\pi kd}$$

1、结构电容/覆盖电容 $C_o$

图3.29
理想情况下，源和漏扩散应当恰好终止在栅氧的边界。但是现实中，源和漏极都会往边界里面延伸一个一定距离$x_d$。这也导致了晶体管的有效沟长$L$比我们想要的沟长$L_d$短一个量$▽L=2x_d$。这也引起栅氧和源、栅氧和漏极之间的覆盖电容，这两个覆盖电容分别记为$C_{gso}$和$C_{gdo}$，示意图如教材图3.29。这个电容是线性的且具有固定的值。
$$\begin{array}{c}{C}_{gso}=C_{gdo}=C_{ox}{x}_{d}W=C_{o}W\end{array}$$
其中$C_{ox}$为单位栅氧单位面积的电容。

2、栅电容/沟道电容 $C_g$

栅电容包括三个部分：栅与体之间的电容$C_{gcb}$、栅与源之间的电容$C_{gcs}$、栅与漏之间的电容$C_{gcd}$。这三个部分的划分取决于工作区域和端口电压。不同的分布可以用教材图3.30来表示。在截至区时，没有沟道，可能有耗尽区，所以栅极和体作为两个导电平行板，栅氧+耗尽区作为绝缘体，构成了栅-体电容，此时的栅电容等于栅与体之间的电容$C_{gcb}$。在电阻区，由于体那一块出现了反型层（导体），也就是说栅-体之间被沟道屏蔽了$C_{gcb}=0$，所以漏+源被沟道连通作为一个导电极板，此时的栅电容 $C_g=C_{gcd}+C_{gcs}$。在饱和区，由于漏端夹断，所以源+沟道作为导电极板，此时的栅电容$C_g=C_{gcd}+C_{gcs}$，为什么饱和区时，栅-体之间电容为0？。

这三部分电容的分配可以用书上图3.31来表示。从中可以得出结论：晶体管导通后，栅电容的分布情况取决于饱和程度，随着饱和程度增加，总的栅电容逐渐变小。

• 结电容$C_{diff}$
  结电容时由反相偏置的源-体和漏-体之间的 pn 结引起的。这个电容也是非线性的，耗尽区作为电容的绝缘层，当增加反向偏置时它会减小。结电容主要包括底板pn结（即$n^{+}阱和体之间的pn结$）和侧壁pn结（即掺杂浓度很高的$p^{+}与n^{+}阱侧壁之间的pn结$）。具体可以参考书中图3.33。

4、器件的电容模型

如书中图3.34，把前面分析的所有电容联合成 MOS 管的单一电容模型。
$$\begin{array}{c}\begin{array}{r}{C}_{GS}=C_{GCS}+C_{GSO};\\ C_{GD}=C_{GCO}+C_{GDO};\\ C_{GB}=C_{GCB};\\ C_{SB}=C_{Sdiff};\end{array}\end{array}$$

MOS管的二阶效应

前面讲的所有的推导都是基于一维的模型描述，在这个模型中我们假设所有的电流都在硅的表面流动并且电场沿着该表面的方向，但是今天的数字电路设计早已经达到深亚微米，前面的一阶模型已经不能成立。因为在器件达到深亚微米领域时，一些二阶效应会对器件特性产生重要的影响，特别是对阈值电压的影响。

1、体效应（衬偏调制效应）—能改变阈值电压的大小

连接：清华李翔宇视频
前面的分析都是假设源端和衬底都是接地的，即$V_{SB}=0$。但是实际中，特别是数字芯片来说，其衬底电压会存在一定的波动，如果不对衬底电压进行限制，则可能出现衬底电压大于源端电压的情况，使得PN结正偏，MOS管失效，所以需要在衬底与源之间加上适当的反偏电压，以保证MOS的工作状态。这个电压也时常被称为衬偏电压。
当MOS管源端电势大于衬底电势（ $V_S>V_B$ ，PN结反偏）时，栅下面的表面层中将有更多的空穴被吸收到衬底上，留下更多不能移动的负离子（负电中心），使得耗尽层展宽。根据教材式3.19:
$$\begin{array}{c}\begin{array}{r}{V}_T=V_{T0}+\gamma (\sqrt[]{|(-2){\varphi }_F+V_{SB}|}-\sqrt[]{|2{\varphi }_F|})\end{array}\end{array}$$
${\varphi }_F$是材料的费米电势，$\gamma$ 为体效应（衬偏效应）系数。可知当$V_{SB}$越大，阈值电压升高。

2、DIBL

前面讲的MOS管的耗尽区都是由金属和半导体的接触产生的，没有考虑到$n^{+}$和衬底$p$构成的PN结也会形成耗尽区，这部分的耗尽区和金半接触产生的耗尽区产生的不能移动的负离子是融合在一起的，叫做电荷共享。如果是长沟器件，PN结形成的电荷可以不计，但是如果是短沟器件，这部分电荷就必须得计算进来了。对于短沟器件来说，由于计算了pn结产生的电荷，所以总体电荷增加，也就是$Q_B$增加，所以只需要一个较小的$V_T$就可以使管子达到强反型条件，即阈值降低。这一效应叫做DIBL(drain-induced barrier lowering，漏端感应源端势垒降低)。

当漏电压足够大时，即漏端和衬底的pn结反偏的很厉害，晶体管的源结与漏结的耗尽区相连通。沟道中的电力线可以从漏区穿越到源区，则从源往沟道即注入大量载流子，并漂移通过源-漏间的空间电荷区、形成一股很大的电流，从而源区注入到沟道的电子数量增加，结果漏极电流增加。这叫做源漏贯通。

DIBL vs. 源漏穿通两者一般都发生在短沟道器件中，只是发生的先后顺序不同，穿通（源漏之间bulk击穿）一定发生在DIBL之后，因此穿通可以看做是DIBL的终极情况，即漏端电位被拉低到源电位。源漏贯通可以对器件产生永久性的破坏，因此应当避免。

3、热载流子效应

短沟器件的阈值电压还会随时间漂移，这是由于热载流子效应的影响。在过去几十年中，器件尺寸在不断缩小，但电源和工作电压并没有相应地降低。其结果是电场强度增提高，使电子速度提高，一旦它们达到了足够高的能量就会离开硅隧穿到栅氧中，原本栅氧中是没有电子的。在栅氧中的电子将改变阈值电压，使得NMOS器件的阈值降低（有点类似耗尽型），PMOS阈值升高。

为了使电子变成热电子，至少需要$10^{4}V/cm$的电场，这个条件在 $0.1\mu m$沟长的器件中很容易达到。热电子现象会引起长期的可靠性问题，即电路在使用一段时间后会变差或者失效。所以最先进的MOSFET工艺采用一种特别设计的漏区和源区，以保证电场的峰值收到限制，避免达到载流子变成热电子所需要的临界值。在深亚微米工艺中一般都降低电源电压，其部分原因就是由于控制热载流子效应的需要。

3、闩锁效应

MOS工艺会包含许多内在的双极型管（比如前面讲到的呀亚阈值情形），它们在CMOS工艺中会引起麻烦，因为同时存在阱和衬底会形成类似闸流管那样的 n-p-n-p 结构，可能会损坏芯片。近年来工艺上的创新和设计技术的改进已经几乎笑出了闩锁的危险。

4、温度

温度主要影响载流子迁移率，迁移率随温度的升高而降低（温度升高，晶格振动增强，载流子散射作用增强，漂移速度变慢）。阈值电压随温度升高而降低
根据$$\begin{array}{c}\begin{array}{r}{V}_T=V_{T0}+\gamma (\sqrt[]{|(-2){\varphi }_F+V_{SB}|}-\sqrt[]{|2{\varphi }_F|})\end{array}\end{array}$$
${\varphi }_F$是材料的费米电势，$\gamma$ 为体效应（衬偏效应）系数。
由于功函数和费米电势都和温度相关，进而影响阈值电压。

过驱动电压($V_{GT}=V_{GS}-V_T$)会影响管子的导通电流，也会影响漏电流。漏电流占主要的是亚阈值漏电流。前面讲到，亚阈值时MOS类似于双极性晶体管，电流公式如下图：

从中可以看出，温度升高，亚阈值漏电流增加。

另外，由下式萨之唐方程可知，由于温度升高迁移率降低，电阻增加，导致导通电流下降。
$$I_D={\mu }_n{C}_{ox}\frac{W}{L}[(V_{GS}-V_T)V_{DS}-\frac{V_{DS}^2}{2}]$$
所以综上：
1、温度升高，管子阈值电压降低，晶体管容易被激发进入导通状态,从而会增加功耗和热量。
2、截止时，温度升高，亚阈值漏电流增加。导通时，温度越高，电阻越大，电流随温度升高而下降。
上面的特性与理想的开关（导通电流越大越好，截止电流越小越好）相违背，所以要避免温度升高带来的弊端。

第四章、导线

本章是介绍估计各种互连参数值的基本方法和评估其影响的简单模型，并给出一组经验准则来决定应当在何时何地考虑一个特定的模型或效应
1、随着深亚微米半导体工艺的出现，由导线所引起的寄生效应所显示的尺寸缩小特性并不如晶体管等有源器件相同（晶体管缩小成本降低），随着器件尺寸缩小和电路速度的提高，导线常常变得非常重要。现在导线已经开始支配数字集成电路一些相关的特性指标了，比如速度、能耗和可靠性。而且这一情形会由于工艺的进步而更加严重。所以分析半导体工艺中互连线的作用和特性是非常重要的。

今天的集成电路中的导线已经形成了一个复杂的几何形状，引发了电容、电阻和电感等寄生参数。

2、完整的电路模型

上图是一个互联线的完整电路模型示意图。每段导线都存在一定的寄生电阻、寄生电感，导线和衬底之间存在寄生电容，相邻的导线之间存在线间电容。

对于上面的模型分析很麻烦，可以根据实际情况进行相应的简化：

• 如果导线的电阻很大——例如截面很小的长铝导线的情形，或者外加信号的上升和下降时间很慢，那么电感的影响可以忽略。
• 当导线很短，导线的截面很大，或者所采用的互连材料电阻率很低时，就可以采用只含电容的模型，如书中图4.2(b)所示。
• 当相邻导线间的间距很大，或者当导线只在一段很短的距离上靠近在一起，导线相互间的电容可以被忽略，且所有的寄生电容都可以模拟成接地电容。

1、互连参数–电容、电阻和电感

（1）导线上的寄生电容–对地电容

上图是一条简单的矩形导线放置在半导体衬底之上，这个结构称为微带线（microstripline）。如果这条导线的宽度W明显大于绝缘材料的厚度，那么就可以假设电场线垂直于电容极板（以NMOS来说，衬底为p型，存在不可移动的负离子，导线是金属导线存在不可移动的正离子，所以电场线是从上至下），由于芯片的衬底要么接电源要么接地，所以一般把寄生电容等效为对地电容。这种情形下，该导线的总电容可以近似为：
$$\begin{array}{c}\begin{array}{r}{c}_{int}=\frac{{\xi }_{di}}{t_{di}}WL\end{array}\end{array}$$
式中，W和L分别代表导线的宽度和长度。$t_{di}$和${\xi }_{di}$分别代表绝缘层的厚度和他的积介电常数。

现在的集成电路工艺尺寸向着越来越小的方向发展，同时也希望导线的电阻越来越小，根据导线电阻公式$R=\rho \frac{L}{H\times W}$，可知需要保持导线的截面$H\times W$尽可能的大。但是截面尽可能大不利于微型化和布线，所以在这方面需要折中，或者选用电阻率更低的材料。

现在的材料工艺使得 $\frac{W}{H}$的比例在稳步下降，已经降到了1以下，这个时候，导线的电容就由两部分组成了，一部分是平板电容，一部分是边缘电容。对于较大的 $\frac{W}{H}$ 值，导线总电容接近平板电容模型，当 $\frac{W}{H}$ 小于1.5时，边缘电容开始占据主导地位。对于较小的线宽$W$，边缘电容可以时总电容增加10倍以上。
由教材图4.5所示，当线宽小于绝缘层厚度时，总电容会趋于大约为一个常数值。in other word，电容不再和线宽W有关。

（2）多层互连线——导线间电容

上面介绍了微带线结构，但是现在的集成电路工艺基本都有多层互联层，每个互连层通过通孔连接。在这种情况下，认为一条导线与它周围的结构隔离，因而只和地之间存在电容耦合的假设不再成立。


$C_{top}$表示与上层互联层的层间电容，$C_{bot}$表示与下层互联层的层间电容，$C_{adj}$表示与同层其他导线的线间电容。

上图画出了处于多层互连结构中的一条导线的各部分电容。每条导线并不只是与接地的衬底耦合，并且也与处在同一层及处在相邻层上的临近导线耦合。就一阶近似而言，这不会使连至一个给定导线的总电阻的总电容发生变化。但主要的差别是它的各部分电容并不都终止在接地衬底上——它们中的大多数连到电平在动态变化的其他导线上。这些浮空电容不仅形成噪声源（串扰），还会对电路性能产生负面影响。

总之，在多层互连结构中导线间的电容已成为主要因素。这一效应对于在较高互联层中的导线尤为显著，因为这些导线离衬底更远。随特征尺寸的缩小，导线间电容在总电容中所占比例增加。

2、互连线电阻

集成电路中的电阻一般称作方块电阻。集成电路中通常采用电阻率较低的铜作为互连材料。

接触电阻： 布线层之间的转换（接触孔和通孔）将给导线带来额外的电阻，成为接触电阻。因此优先考虑的布线策略是尽可能地使信号线保持在同一层上，并避免过多的接触或通孔。使接触孔较大可以降低接触电阻，但遗憾的是，电流往往集中在一个较大的接触孔的周边，这个效应叫做电流聚集（current crowding）。这个地方又要折中，接触孔大可以降低接触电阻，但是大了电流又往往集中在大接触孔周边。
一般采用多个小尺寸接触孔减小接触电阻。（版图设计的时候注意）

3、电感

在集成电路最初的几十年里，都没有考虑过电感的影响。然而当前由于采用低电阻的互连材料并且开关频率已提高到了吉赫兹的范围，所以电感甚至在芯片上也开始显示出它重要的作用。在高频电路中，寄生电感会引起震荡和过冲效应、由于阻抗失配引起的信号反射、在导线间的电感耦合以及电压降引起的噪声。

电路某一部分的电感定义：通过一个电感的电流变化产生的电压降：
$$\begin{array}{c}\begin{array}{r}\Delta V=L\frac{di}{dt}\end{array}\end{array}$$
也可以通过直接从一根导线的几何尺寸及它周围的介质来计算它的电感。一个较为简单的方法基于以下事实：当一条导线被均匀的绝缘介质包围时，该导线（每单位长度）的电容 c 和电感 $l$存在如下的关系式：
$$\begin{array}{c}\begin{array}{r}cl=\xi \mu \end{array}\end{array}$$
其中，$\xi$和$\mu$分别为周围电介质的介电常数和磁导率。

要说明的是，虽然现实导线处在不同的介质材料包围中，所以上式不成立，但是我们可以用不同介质材料的“平均”介电常数通过上式计算近似的电感。

二、导线（互连线）延时模型

逻辑门有延时，互连线也有延时
前面介绍了互连线的电气特性——电容、电阻和电感，这些寄生元件会影响电路的电气特性并影响电路的延时、功耗和可靠性。为了研究导线的寄生元件对这些效应的影响，下面介绍三种导线模型进行分析：

1、理想导线模型

理想导线模型认为导线对电路的电气特性没有任何影响。在导线一端发生的电压变化会立刻传送到它的另一端，没有延时。因此可以假设任何时刻在导线的每一段上都具有相同的电压，因而整个导线是一个等势区。

2、集总模型（Lumped model）

2.1 集总C模型

真实的导线中电路寄生参数（电阻、电容、电感）是沿它的长度分布的，不能把它们集总在一个点上。然而当电路中某一个寄生元件占支配地位时、当这些寄生元件之间的相互作用很小时 或者只考虑电路的某一个方面的特性时，我们可以吧不同的（寄生元件）部分集总成单个的电路元件来分析。

如果导线的电阻很小并且开关频率在低至中间的范围内，那么就可以只考虑该导线的电容部分，把分布的电容集总为单个电容，如下图所示：

上面简单的RC图中，$C_{lumped}=L\times c_{wire}$,其中$L$是导线的长度，$c_{wire}$是每单位长度的电容。驱动器模拟成一个导通内阻为$R_{driver}$的电压源。注意上图中导线仍然表现为一个等势区，即导线上各点电压相同，因此导线并不会引入延时。这里有延时是因为把导线的电容当成驱动门的负载，而门的延时与负载相关，所以这里只考虑了负载效应。该电路的时间常数为：
$$\begin{array}{c}\begin{array}{r}\tau =R_{drive}\times C_{lumped}\end{array}\end{array}$$
根据电容充放电的过渡响应公式可以计算出：
$$\begin{array}{c}\begin{array}{r}{V}_{out}(t)=(1-e^{-\frac{t}{\tau }})\times V\end{array}\end{array}$$

当$V_{in}$从$0\to V$时，该电路的输出电压从 $0\to 50\%V_{dd}$的时间点所花充电时间为：$t_{50\%}=In(2)\tau =0.69\tau$，同样，输出从10%升高到90%所花时间为：$t_{10\%-90\%}=In(9)\tau =2.2\tau$。

2.1、分布RC模型

分布模型考虑的情况：当导线长度较长（相对于门延时$t_{pRC}>t_{pGate}$）并且信号速度较快时需要考虑寄生电阻（考虑互连线延时$t_{edge}<R_w{C}_w$）。所谓分布式RC模型，就是将一条导线分段，每一小段都存在寄生电容和寄生电阻。分布RC模型如下图所示：

对于上图中的第$i$段处，根据电流公式可以列出下式：
$$\begin{array}{c}\begin{array}{r}\Delta \frac{\partial V_i}{\partial t}=\frac{V_{i+1}-V_i}{r\Delta L}+\frac{V_{i-1}-V_i}{r\Delta L}\end{array}\end{array}$$
当$\Delta L\to 0$，用长度微分$dx$代替，对应的电阻压降变为沿 x 方向的电压微分$dV$。
$$\begin{array}{c}\begin{array}{r}=>rc\frac{\partial v}{\partial t}=\frac{{\partial }^{2}v}{\partial x^2}\end{array}\end{array}$$
这是一个扩散方程，$V$是导线上一个特定点的电压，$x$是该点和信号源之间的距离。这个方程不存在收敛解，很难用来进行通常的电路分析。图像可以参考下图，即书中图4.15：

但是分布式rc线可以用下图的集总的RC梯形网络来近似

2.2 电阻-电容模型

在讲解集总RC梯形网络之前，先了解一下电阻-电容模型以及 Elmore 延时。

如教材图4.12所示的电阻-电容网络构成了一个树结构的RC结构，这个结构在在节点 i 处的 Elmore 延时为：
$$\begin{array}{c}\begin{array}{r}{\tau }_{Di}=\sum _1^N{C}_k{R}_{ik}\end{array}\end{array}$$
Elmore 延时相当于这个网络的一阶时间常数（即脉冲响应的一次矩）。
图4.12中的 节点i处的Elmore 延时为：
$$\begin{array}{c}\begin{array}{r}{\tau }_{Di}=R_1{C}_1+R_1{C}_2+(R_1+R_3)C_3+(R_1+R_3)C_4+(R_1+R_3+R_i)C_i\end{array}\end{array}$$

注意：Elmore公式的前提是所有电容出事电荷都等于$V_{DD}$

下图的集总rc梯形网络作为rc树网络的特殊情形，同样可以用Elmore 延时来近似。

它在 $i$ 处的 Elmore 延时 可以表示为：
$$\begin{array}{c}\begin{array}{r}{\tau }_{DN}=\sum _{i=1}^N{C}_i\sum _{j=1}^i{R}_j=\sum _{i=1}^N{C}_i{R}_{ii}\end{array}\end{array}$$
如果把这条导线总长记为$L$，被分隔为完全相同的$N$段，每段的长度为$L/N$，因此每段的电阻和电容分别为$rL/N$和$cL/N$，由上式可以得到这条导线的主要时间常数为：
$$\begin{array}{c}\begin{array}{r}{\tau }_{DN}=(\frac{L}{N}{)}^2(rc+2rc+...+Nrc)\\ =(rc{L}^2)\frac{N(N+1)}{2N^2}\\ =RC\frac{N+1}{N}\end{array}\end{array}$$
如果$N$值很大时，上式可以化简为：
$$\begin{array}{c}\begin{array}{r}{\tau }_{DN}=\frac{RC}{2}=\frac{rc{L}^2}{2}\end{array}\end{array}$$

• List item

从上式可以得出重要结论：

1、一条导线的延时是它的长度的二次函数，这意味着导线长度加倍将使总延时加大到 4 倍。
2、分布 rc 线的延时是按集总 RC 模型预测的延时的一半。集总RC模型把电阻和电容合成了两个单个元件，所以集总模型代表了对电阻导线延时的保守估计。

第五章：CMOS反相器

反相器是所有数字设计的核心，一旦清楚了它的工作和性质，设计诸如逻辑门、加法器、乘法器和微处理器等比较复杂的结构就大大简化了，因为这些复杂的结构的电气特性都可以通过反相器推导出来。
书中对这章的分析着眼于导论给的几个不同的设计指标：成本、完整性和稳定性、性能、能量效率

• 成本：用复杂性和面积来表示
• 完整性和稳定性：用静态（即稳态）特性来表示
• 性能：由动态（即瞬态）响应决定
• 能量效率：由能耗和功耗决定

1、CMOS 反相器综述

2、CMOS反相器的电压传输曲线（VTC曲线）

上图是CMOS反相器的VTC曲线，可以分为5个区域，每个区域的MOS管的导通情况如图中的表格所示。

当CMOS器件为短沟器件时，可能存在速度饱和，速度饱和时的CMOS的VTC曲线如上图所示。

3、开关阈值电压$V_M$

CMOS反相器的开关阈值电压$V_M$定义为 VTC曲线中$V_{in}=V_{out}$的点。在该点由于$V_{DS}=V_{GS}$,PMOS和NMOS都是饱和的。我们假设电源电压足够高，PMOS和NMOS都可以被认为是处在速度饱和（即$V_{DSAT}<V_M-V_T$），同时，忽略沟长调制效应，于是可以根据两个器件的电流相同+速度饱和时的速度公式列出下式：

$$\begin{array}{c}\begin{array}{r}{k}_n{V}_{DSATn}(V_M-V_{Tn}-\frac{V_{DSATn}}{2})+k_p{V}_{DSATp}(V_M-V_{DD}-V_{Tp}-\frac{V_{DSATp}}{2})=0\end{array}\end{array}$$
求解$V_M$得到：
$$\begin{array}{c}\begin{array}{r}{V}_M=\frac{(V_{Tn}+\frac{V_{DSATn}}{2})+r(V_{DD}+V_{Tp}+\frac{V_{DSATp}}{2})}{1+r}\end{array}\end{array}$$
其中，
$$\begin{array}{c}\begin{array}{r}r=\frac{k_p|V_{DSATp}|}{k_n|V_{DSATn}|}=\frac{W_p{\mu }_p{C}_{ox}|V_{DSATp}|/L}{W_n{\mu }_n{C}_{ox}|V_{DSATn}|/L}\\ =\frac{W_p{\mu }_p{\xi }_{satp}}{W_n{\mu }_n{\xi }_{satn}}\\ =\frac{v_{satp}{W}_p}{v_{satn}{W}_n}\end{array}\end{array}$$
上面假设了PMOS和NMOS的栅氧厚度相同。当$V_{DD}$的值较大时，$V_M$可以化简为：
$$\begin{array}{c}\begin{array}{r}{V}_M\approx \frac{r{V}_{DD}}{1+r}\end{array}\end{array}$$
上式表明反相器的开关阈值取决于$r$，它是 PMOS和NMOS管相对驱动强度的比。

因此可以通过调节NMOS和PMOS的尺寸来调节开关阈值$V_M$。根据式29可以推导出使的开关阈值$V_M$等于所希望的值时所要求的PMOS和NMOS管的尺寸比如下：
$$\begin{array}{c}\begin{array}{r}\frac{(W/L{)}_p}{(W/L{)}_n}=\frac{k_n^{\prime }{V}_{DSATn}(V_M-V_{Tn}-V_{DSATn}/2)}{k_p^{\prime }{V}_{DSATp}(V_M-V_{Tp}-V_{DSATp}/2}\end{array}\end{array}$$
注意的是，上式所选择的工作点要保证两个管子都处在速度饱和区。可以得到一下结论：
1、在设计静态CMOS电路时，如果希望使得噪声容限最大并且得到对称的特性，建议使PMOS部分比NMOS部分宽，以均衡晶体管的驱动强度。但是$V_M$对器件比值的变化相对来说时不敏感的（图5.7可以证明），这意味着PMOS和NMOS管尺寸比值的较小变化并不会对传输特性产生多大的影响，因此在工业设计中使PMOS管的宽度小于对称时所要求的值时可接受的。
2、工业设计中一般 $W_p=2\cdot W_n$——可以节省面积，器件的二次效应（如沟道长度调制和速度饱和）使这一比例更为合适。
3、改变$W_P$和$W_N$的比值使得VTC曲线的过渡区平移，增加PMOS或NMOS宽度使$V_M$分别移向$V_{DD}$或者$GND$，影响噪声容限和对称性。

4、噪声容限

1、噪声：噪声是指叠加在节点额定电压上的随机偏差，会使得数字电路节点上实际电压值便宜额定电平。
2、噪声的来源

• 片内噪声：指电感耦合和电容耦合噪声。与信号的摆幅成正比。
• 片外噪声：电源线和底线的噪声，与信号摆幅无关。

3、噪声下的CMOS反相器的行为——再生性
当偶数个CMOS反相器串成反相器链条时，会产生再生性，正反馈。如果是奇数个串联，不会体现出再生性，负反馈。

4、单级噪声容限：只考虑一级反相器的输入端存在噪声时，引起后级电路逻辑错误的最大偏差范围，它不考虑噪声抑制（即噪声积累问题），也就是不要求信号在$|g|<1$的范围内。

5、通过图5.9的分析可知，当CMOS反相器在VTC的过渡区有较高的电压增益$g$时，高电平噪声容限和低电平噪声容限加在一起就是整个电压摆幅，且更大的过渡区增益可以使信号更快的恢复额定摆幅。所以需要特别考虑静态CMOS反相器的中点增益$g$，根据书中图5.4可以知道，饱和区增益与电流的斜率关系很大，所以计算中点增益的时候不能忽略沟长调制系数。最后计算得到的增益表达式如下：
$$\begin{array}{c}\begin{array}{r}\frac{1+r}{(V_M-V_{Tn}-V_{DSATn}/2)({\lambda }_n-{\lambda }_P)}\end{array}\end{array}$$
其中，${\lambda }_n$和${\lambda }_p$为沟长调制系数。从上面式子看出，中点增益几乎完全取决于工艺参数，特别是取决于沟长调制系数。设计者通过选择电源电压以及晶体管尺寸只能对中点增益产生很小的影响。

6、多级噪声容限
考虑噪声不积累，即噪声幅度被衰减的条件下所确定的电路的工作点范围，即$|g|<1$的区间。
真实的电路中，每一级都存在噪声，我们希望上一级的噪声能在传到下一级时对噪声具有一定的抑制作用。假设VTC特性曲线为$f$，电路中某一级存在噪声$V_n$:则$V_{o}u{t}^{\prime }=f(V_{in}+V_n)$。对该式进行泰勒展开得到：$V_{out}=f(V_{in})+v_n\frac{\partial V_{out}}{\partial V_{in}})+(v_n{)}^2\frac{\partial V_{out}^2}{(V_{in}{)}^2}+...$。其中$\frac{\partial V_{out}}{\partial V_{in}}$为反相器增益。由于$v_n$是一个很小的量，所以可以忽略高阶项。考虑一次项时，如果要有噪声抑制作用，我们希望噪声的输出小于输入的噪声信号，即希望$|\frac{\partial V_{out}}{\partial V_{in}}|<1$，这样就可以实现对噪声的削弱。

上图是输入信号和增益之间的关系，在红线以上的噪音都是可以被抑制的，对应着的区域是在VTC曲线的非过渡区，也就是说CMOS管子在非过渡区时是有噪声抑制作用的。

7、复杂逻辑门的静态特性
清华李翔宇视频
所谓复杂逻辑门，是指输入（扇入）大于1的门。有一个概念叫输入图像：即 n 输入逻辑门的所有输入取值组合成一个 n 比特的向量，每种输入图像对应一种输入情况。

可以得到一下结论：
（1）复杂逻辑门的VTC曲线与输入图像有关，噪声发生在一个输入端上和发生在两个输入端上对应的噪声容限是不同的。
（2）由于体效应(上图的M1和M2的$V_{GS}$不同就是体效应的体现)的影响，A、B两个输入端的噪声容限不同。

6、再谈稳定性

• 器件参数的变化
  由图5.11画出的情况所示，将典型器件替换为最好或最坏的情况下，该门的电压传输特性没有任何影响，这些变化主要引起开关阈值的平移，这说明静态CMOS反相器的直流特性对器件参数的变化相当不敏感，因此CMOS反相器门能在一个很宽范围的工作条件下正常工作，这个特性也是静态CMOS门得以普遍使用的主要原因。
• 降低电源电压
  图5.12中可以看到，当降低电源电压时，越低电源电压的VTC曲线中的过渡区越陡，这和前面噪声容限说的过渡区增益$g$越高，噪声容限越好的情况匹配，但是现实中不能无限降低电源电压，主要有以下几个原因：
  1、虽然降低电源电压对减少电路能耗有正面影响，但是它绝对会使门的延时增加。
  2、一旦电源电压降低到与阈值电压（不是开关电压）可比拟，CMOS的直流特性对器件参数（如晶体管阈值）的变化就变得越来越敏感。
  3、降低电源电压意味着减小信号摆幅，虽然这通常可以帮助减少系统的内部噪声，但是也使得设计对并不减小的外部噪声源更加敏感。

CMOS反相器的动态性能

前面静态分析的时候，给电路的输入信号都是不变的，所以也叫稳态分析，展示的是门电路在稳定时候的特性。现在我们要把输入信号变成动态变化的信号，观察CMOS电路在动态变化时候的特性。

动态性能说白了就就是在研究影响传播延时的因素，并给出优化解。CMOS反相器的传播延时取决于它分别通过PMOS和NMOS管充放电负载电容$C_L$所需要的时间，这说明要使$C_L$尽可能小使实现高性能CMOS电路的关键。

1、CMOS反相器中的电容

研究传播延时前有必要研究一下负载电容的主要组成部分。CMOS电路中的电容包含两部分：负载的电容：包括后级CMOS电路或者其他容性负载的电容；CMOS电路本身的分布电容和杂散电容。

如果对一个CMOS反相器中的每个电容都逐个分析工作量极大，而且MOS管里还存在很多因电压和时间等多变量影响的非线性电容。所以，为了使分析简单，我们对CMOS反相器中的每个MOS管的电容进行集总成一个单电容$C_L$，它处在$V_{out}$和$GND$之间。

书中图5.13中描绘了一对串联反相器，并画出了所有影响节点$V_{out}$的瞬态响应（动态响应）的所有电容。只考虑连至节点上的电容时$C_L$可以分解为图中的几部分。这里的图和分析可以参考书中p127-p130的内容。这里只做总结性描述。

总结：一个门的负载电容由本征电容和外部负载电容两部分组成，本征电容包括扩散电容和覆盖电容，外部负载电容包括由导线和所连接的门所引起的电容。而且，负载电容几乎平均地分配在这两个部分。由书中本征电容的推导公式可以得出结论：本征电容和晶体管的尺寸有关，而外部负载电容的推导公式可以得出：外部负载电容和外部负载门的晶体管尺寸有关。所以综合得到一个门的负载电容和该门本身的尺寸和负载门的尺寸及门之间的互连线尺寸都有关系。

1、CMOS反相器的延时模型

从理论角度考虑传播延时

我们可以假设CMOS管的主要电容来自于外部负载，CMOS的外负载电容如图所示。当CMOS切换的时候会存在传播延时，由上图可以看出传播延时的原因是，当$v_i$从$0\to V_{DD}$时，PMOS逐渐关断，NMOS逐渐开启，此时输出端$v_o$不会立马变为低电平0，而是会由于负载电容$C_L$的放电缓慢减小至0。同理，当$v_i$从$V_{DD}\to 0$时，NMOS逐渐关断，PMOS逐渐开启，此时输出端$v_o$不会立马变为高电平$V_{DD}$，而是会由于负载电容$C_L$的充电缓慢增加至$V_{DD}$。这就造成了传播延时。从上面的分析可以看出，输出端上升传播延时和下降传播延时是不一样的，因为PMOS和NMOS的内阻不同。

要注意的是，上面说的$C_L$是本征电容和外部负载电容和互连线电容的和。

推导过程省略，书中最后推出的CMOS门的总延时时间为输出由低到高的延时$t_{pLH}$和由高到低$t_{pHL}$的延时的平均：
$$\begin{array}{c}\begin{array}{r}{t}_p=t_{pLH}+t_{pHL}=0.69C_L\frac{R_{eqn}+R_{eqp}}{2}\end{array}\end{array}$$
其中，$R_{eqn}$和$R_{eqp}$分别为N管和P管的等效导通电阻，由第三章推出的公式
$$\begin{array}{c}\begin{array}{r}{R}_{eq}\approx \frac{3}{4}\frac{V_{DD}}{I_{DSAT}}(1-\frac{7}{9}\lambda V_{DD})\\ I_{DSAT}=k^{\prime }\frac{W}{L}((V_{DD}-V_T)V_{DSAT}-\frac{V_{DSAT}^2}{2})\end{array}\end{array}$$
我们通常希望输出由低到高的延时$t_{pLH}$和由高到低$t_{pHL}$的延时相等，所以需要使得N管和P管的等效导通电阻近似。
将上式联立，并忽略沟道长度调制，可以得到
$$\begin{array}{c}\begin{array}{r}{t}_{pHL}=0.69\frac{3}{4}\frac{C_L{V}_{DD}}{I_{DSATn}}=0.52\frac{C_L{V}_{DD}}{(W/L)k_n^{\prime }{V}_{DSATn}(V_{DD}-V_{Tn}-V_{DSATn}/2)}\end{array}\end{array}$$
在大多数设计中，电源电压选择得足够高，所以$V_{DD}>>V_{Tn}+V_{DSATn}/2)$，在这些条件（忽略沟道调制和电源电压足够高）下，延时实际上与电源电压无关：
$$\begin{array}{c}\begin{array}{r}{t}_{pHL}\approx 0.52\frac{C_L}{(W/L)k_n^{\prime }{V}_{DSATn}}\end{array}\end{array}$$
另外，从式中可以看出：
（1）负载电容越大，延时越大，因此应该尽可能减小被驱动电路的输入电容；
（2）$V_{DD}$越大，延时越小；但是Vdd的提高会带来功耗上的问题；
（3）宽长比越大，延时越小；但是宽长比的提高又会增加其作为被驱动电路时的负载电容；
因此，集成电路的优化不能仅仅关注一个维度的指标，而是一个综合各方面因素寻求系统最优的过程。

从设计角度考虑传播延时
从前面的推导我们可以得到形成确定晶体管尺寸的一般方法。

NMOS和PMOS的比
如果追求对称性和噪声容限的话，我们一般都使PMOS管较宽，使得PMOS管的等效电阻与下来的NMOS管匹配。虽然门的上升延时和下降延时是分别由上拉导通电阻和下拉导通电阻决定的，也就是说上拉网络和下拉网络时可以独立设计的。但是从上面的分析可以看出来，CMOS门中的两个管子是相互“阻碍的”，如果选择用更宽的PMOS管子，可以保证PMOS导通电阻更小，从而充电电流更大，即$t_{pLH}$变小，但是同时也产生了较大的寄生电容对NMOS造成影响，使$t_{pHL}$增加，所以这是一个折中的过程。现代工艺中，实际的PMOS和NMOS比值通常取 2（略小于电子和空穴的迁移率之比）。因为PMOS的工艺跨导比NMOS小，即相同尺寸下，PMOS等效的导通电阻要比NMOS的大，所以要得到相同的驱动能力，PMOS的尺寸就要更大，但是PMOS的尺寸增大虽然可以保证门的对称性和噪声容限好，但是与此同时PMOS的本征电容也更大了。这样导致整个门的延时反而变长，器件的速度变慢。

上面是将电阻分开列出的式子，如果将将负载电容$C_L$分为外部负载$C_{ext}$和本征电容$C_{int}$，则上面的延时可以写为：
$$\begin{array}{c}\begin{array}{r}{t}_p=0.69R_{eq}(C_{int}+C_{ext})=0.69R_{eq}{C}_{int}+0.69R_{eq}{C}_{ext}=t_{pi}+t_{effort}\end{array}\end{array}$$
我们把上式中，$t_{pi}$定义为门的本征延时或者无负载延时，$t_{effort}$定义为门的努力延时。所以从电容的角度一个门的延时是本征延时和努力延时之和。
我们用一个尺寸系数$S$将反相器的晶体管尺寸和一个参考门的晶体管尺寸联系起来。本征电容$C_{int}$包括扩散电容及密勒电容都正比于晶体管的宽度，因此$C_{int}=S{C}_{iref}$，门的电阻与参考门关系为：$R_{eq}=R_{ref}/S$，上式可以可以改成如下：
$$\begin{array}{c}\begin{array}{r}{t}_p=0.69R_{ref}{C}_{iref}(1+\frac{C_{ext}}{S{C}_{iref}})=t_{p0}(1+\frac{C_{ext}}{S{C}_{iref}})\end{array}\end{array}$$
由上式，可以得到两个重要结论：

• 反相器的本征延时$t_{p0}$与门的尺寸无关（给定一个逻辑门，它的本征延时是固定的），而只取决于工艺及反相器的版图。当不存在任何外部负载时，门的驱动强度的提高完全为随之而增加的电容所抵消。size逻辑门的尺寸不会影响本征电容，只是为了保证驱动能力一致。
• 使$S$无穷大将达到最大可能的性能改善，因为这消除了任何外部负载的影响，使延时减小到只有本征延时值。然而任何比$C_{ext}/C_{int}$足够大的系数$S$都会显著增加硅面积，即增加本征电容

确定反相器链的尺寸

前面都是把反相器孤立的来讨论，但是孤立地确定门的尺寸而不考虑它对前级门延时的影响，则脱离了实际。因此应当考虑在实际环境中如何确定它的最优尺寸。简单的反相器链是一个最好的研究起点。

由于反相器的输入栅电容$C_g$与本征输出电容$C_{int}$均与尺寸成正比，所以我们假设反相器的输入栅电容$C_g$与本征输出电容之间的关系如下，这个关系成立而与门的尺寸无关：
$$\begin{array}{c}\begin{array}{r}{C}_{int}=\gamma C_g\end{array}\end{array}$$
其中，$\gamma$是比例系数，也叫自载系数，只与工艺有关。基于此重新改写式29得到：
$$\begin{array}{c}\begin{array}{r}{t}_p=t_{p0}(1+\frac{C_{ext}}{\gamma C_g})=t_{p0}(1+f/\gamma )\end{array}\end{array}$$
其中，$f=\frac{C_{ext}}{C_g}$也叫外部负载电容与输入电容间的比值，或者叫等效扇出。上式表明：反相器的延时只取决于它的外部负载电容与输入电容间的比值。

考虑书中图5.20的反相器链图，我们的目的是使得反相器链的延时最小，已知其中第一个反相器（通常为最小尺寸的门）的输入电容为$C_{g1}$，而反相器末端为一个固定的负载电容$C_L$。则对于第$j$级来说，它的反相器的延时表达式为：
$$\begin{array}{c}\begin{array}{r}{t}_{p,j}=t_{p0}(1+\frac{C_{g,j+1}}{\gamma C_{g,j}})=t_{p0}(1+f_j/\gamma )\end{array}\end{array}$$
由此可以推导出反相器链的总延时：
$$\begin{array}{c}\begin{array}{r}{t}_p=\sum _{j=1}^N{t}_{p,j}=t_{p0}\sum _{j=1}^N(1+\frac{C_{g,j+1}}{\gamma C_{g,j}})\end{array}\end{array}$$
其中，$C_{g,N+1}=C_L$，对上式求$N-1$次偏微分并且令各个式子都等于零，可以求到最小延时。由此得到一个约束条件：
$$\begin{array}{c}\begin{array}{r}\frac{C_{g,j+1}}{C_{g,j}}=\frac{C_{g,j}}{C_{g,j-1}}\end{array}\end{array}$$
这意味着反相器链中每个反相器的尺寸都相对于他前面反相器的尺寸放大相同的倍数$f$，换言之，每个反相器的最优尺寸是与它相邻的前后两个反相器尺寸的几何平均数：
$$\begin{array}{c}\begin{array}{r}{C}_{g,j}=\sqrt{C_{g,j+1}{C}_{g,j-1}}\end{array}\end{array}$$
也就是说，每个反相器都具有相同的等效扇出$f_j=f$，也就是每个反相器的等效扇出(尺寸系数)为：
$$\begin{array}{c}\begin{array}{r}{f}^N=\frac{C_{g,2}}{C_{g,1}}\frac{C_{g,3}}{C_{g2}}....\frac{C_L}{C_{g,N}}=\frac{C_L}{C_{g,1}}\to f=\sqrt[N]{C_L/C_{g,1}}=\sqrt[N]{F}\end{array}\end{array}$$
此时的反相器链的最小延时为：
$$\begin{array}{c}\begin{array}{r}{t}_p=N{t}_{p0}(1+\sqrt[N]{F}/\gamma )\end{array}\end{array}$$
其中，$F=C_L/C_{g,1}$代表该电路的总等效输出。
上面的分析可以看出，对于反相器链说来，由于每个反相器都具有相同的等效扇出$f$，一般$f>1$，所以反相器链中的反相器尺寸会逐级增加。上式中还可以看出，当级数较小时，式47中第二部分占主导地位，当级数较多（$N$很大）时，式47中第一部分占主导地位，第一部分代表了反相器的本征延时。所以存在一个级数$N$使得整个反相器链传播延时最小。所以下面要解决的问题是，对于给定电路的总等效输出$F$，如何选定级数，使延时最短。

所以在实际的电路设计中，可以在电路中插入适当数量的反相器buffer作为缓冲器，可以减小整个电路的传播延时。

2、反相器的功耗

功耗也是集成电路设计中所关心的三大问题之一，在CMOS工艺中，功耗主要可以分为两类，一类叫动态功耗，即在晶体管状态发生变化时由于电容的充放电引起的功耗；另一类叫静态功耗，指只要上电就一直会存在的一系列能量耗散的因素，比如亚阈值漏电流导致的功耗。接下来定量地分析CMOS工艺中的功耗来源。

• 动态功耗：电容充放电功耗
  从上面的图中可以看到，因为传输延迟的存在，导致上下两个CMOS无法严格的一起进行切换，在输入跳变的瞬间产生从$V_{DD}$到地的通路，电流从上到下流经两个CMOS产生功率消耗，这就是CMOS电路的动态功耗。
  

通过物理学知识我们知道，恒定电压下对一个电容的充放电所产生的总能耗与电容值$C_L$以及电压$V_{DD}$的平方成正比，总能量一半的能量存储在电容中，另一半的能量通过电阻热耗散。除了这两个电气量以外，对于一个工作中的反相器，还有两个参数会影响动态功率，一个是翻转概率 $\alpha$，可以理解成输出端发生电平翻转的概率，另一个是工作频率 $f$，即单位时间内信号转换的次数。

充放电功耗(动态功耗)是数字电路功耗中占比最大的部分之一。因此，上图公式中的四个变量也引出了低功耗设计的几大要素：降频，降压，降容，降低翻转。降频降压都是外部条件，很好理解，而且降低电压对功耗的影响是平方的关系，因此效果往往最显著；降容指的是减少MOS管、互连线寄生电容，这一点跟速度的优化是一致的，可以通过选取速度较快（即电容较小）的门来实现；降低翻转则是架构上的设计，可以通过数据流的设计，或者使用时钟门控等手段，来消除不必要的运算。

• 动态功耗：短路电流
  

短路电流功耗来源于信号开关过程中，形成的电源-地直流通路 ，这是因为当输入信号从高到低或者从低到高切换的过程中，会存在一个中间状态，使得 P 管和 N 管同时导通，此时就形成了从电源到地的短路电流。短路电流的只有在输入切换的过程中产生峰值又迅速下降，量不大，但是当翻转频繁时也不可忽略。

短路电流功耗跟两方面因素有关，一方面与负载电容有关，设想负载电容无穷大时，相当于输出端电压无法变化，停留在原值，与其极性相同的MOS管的源漏两端相当于没有压差，自然也不会形成短路电流，但是大负载电容显然也会影响充放电功耗和门的速度；另一方面，则与$V_{DD}$有关，当$V_{DD}<V_{Tn}+V_{Tp}$时，晶体管就处于亚阈值状态，此时就不会出现同时导通PMOS和NMOS的场景，短路电流就消失了。

• 静态功耗：漏电流

所谓静态功耗，指的是晶体管在理论上关断的状态，或者说，亚阈值状态时，晶体管仍然有导通的电流所带来的额外功耗。从静态这个词我们可以看出，只要晶体管处于上电状态，即使不工作，仍然会产生一定的功耗，（可以称得上是晶体管在摆烂了），那么静态功耗产生的原因主要是什么呢？

我们先简单分析一个影响较小的因素——PN结的反偏漏电，我们知道，PN结即使在反向偏置时，仍然会有漂移电流的产生，因此，以下图的这个P管为例，假设这个P管是一个反相器的一半，栅极为Vdd时，N管导通，输出被拉向地，相当于此时P管的漏极也被拉向了地。我们可以看到此时P管的栅极为高，源极为低，相当于形成了一个反向偏置的PN结，那么这就会产生漏电流。这部分漏电流相对较小，跟结面积有关，更重要的，跟温度有关，温度每上升9度，漏电流就会上升一倍。这也是我们在跑数字后端corner时，必须把温度的corner也考虑进去的原因。

静态功耗产生的另一个因素是最主要的——MOSFET的亚阈值电流，各种先进工艺用的手段也是在尽可能地减少这一个漏电的产生。亚阈值电流产生的原理与二极管PN结的电流公式有关：
$$\begin{array}{c}\begin{array}{r}i=I_s(e^{\frac{qu}{kT}}-1)\end{array}\end{array}$$
$u$为二极管的两端电压，我们可以看到即使在反偏的情况下，电流也不会完全消失，而是指数地下降，这一现象在MOSFET中也同样存在，理论分析可以得到与二极管的电流公式类似的结果，如下所示：

在MOSFET亚阈值状态下，$u=V_{GS}-V_T<0$，另外有一个工艺因子$n$，与漏极电容和栅氧电容的比值有关，$n$越小，漏电流控制的就越好。为了方便定义MOSFET漏电的严重程度，还给出了一个参量$S^{-1}$，这个值是指的电流Ids衰减十倍所需要$V_{GS}$下降的绝对值，这个值在目前的CMOS工艺下，在60mV~100mV之间，可以看出$S^{-1}$越小，表明对漏电流控制的越好。

值得一提的是，随着工艺的演进，晶体管尺寸越来越小，供电电压也越来越小，从上述分析我们可以知道，这些变化对动态功耗的改善比静态功耗的改善要大得多，因此目前漏电流产生的功耗已经超越了动态功耗，成为了最需要被克服的问题之一。比较有代表性的先进工艺，包括3D FinFET，GAA，FDSOI等都是在增加栅极对晶体管的控制力度，来克服漏电的问题。

综合考虑
CMOS反相器的总功耗可以表示成三部分的和：
$$\begin{array}{c}\begin{array}{r}{P}_{tot}=P_{dyn}+P_{dp}+P_{stat}=(C_L{V}_{DD}^2+V_{DD}{I}_{peak}{t}_s)f_{0\to 1}+V_{DD}{I}_{peak}\end{array}\end{array}$$
在典型的CMOS电路中电容功耗$P_{dyn}$是占主导地位的因素。直流通路功耗$P_{dp}$可以通过细心的设计控制在限定范围内，因此不应当成为问题。漏电功耗$P_{stat}$目前越来越受重视。

功耗-延时积和能量-延时积
这部分忽略。

===================
后续章节见下篇…