时钟 | 影响ADC性能不仅仅是抖动

时钟影响ADC性能除了抖动，还有占空比。

在高速AD采样中，时钟占空比是非常重要的一个参数。时钟信号的上升沿控制ADC的采样，而下降沿控制着信号的保持，在一个周期内才可以完成量化输出，所以必须保持时钟的占空比为50%，如果时钟不是50%的话，就会影响采样保持电路中的电荷转换精度。这样就会降低模数转换器的性能。然而即使信号源的占空比是50%，但是时钟所经过的路径上存在的非理想因素，包括驱动器结构或尺寸不对称以及PVT变化等各方面的影响，还是会导致时钟的占空比发生变化。由于这些原因的存在，一般的ADC中都存在一个占空比稳定器电路，来把可能偏离标准50%占空比的时钟调节为50%占空比。

• 如下图一是ADC采样量化编码的一个过程，采样保持电路受时钟控制，时钟的占空比如果存在问题就会让采样过程存在误差，也就是会影响噪底和非线性特性。
  图一 ADC采样量化编码过程：
  

典型的高速ADC利用两个时钟边沿产生不同的内部定时信号，因此，这些ADC可能对时钟占空比很敏感。通常，为保持ADC的动态性能，时钟占空比容差应为±5%。AD9236内置一个占空比稳定器(DCS)，可对非采样边沿(或下降沿)进行重新定时，并提供标称占空比为50%的内部时