时钟信号如何影响高分辨率ADC

微弱世界

于 2024-08-21 08:50:09 发布

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分类专栏：高分辨率ADC 文章标签：时钟抖动时钟互调过采样 ADC OSR

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1 简介

在数据采集系统中，时钟作为时间基准，使所有部件都能同步工作。对于ADC，精确而稳定的时钟确保主机向ADC发送命令，ADC以正确的顺序接收来自主机的命令。更为重要的是，系统时钟信号允许用户在需要时对输入进行采集并发送数据，从而使整个系统按预期运行。

尽管时钟是数字信号，但是这些也会影响精密数据采集系统的模拟性能。

2 时钟抖动

理想情况下，认为ADC的采样周期是非常稳定的。但实际芯片内部，时钟是会发生抖动的。时钟抖动指的是时钟波形边缘从一个周期到下一个周期会发生变化。由于所有的ADC都使用时钟边缘来控制采样点，时钟边缘的变化会导致采样的偏差。

时钟抖动是随机的，并且遵循高斯分布。因此，采样不确定误差分布也服从高斯分布，表现上类似热噪声，时钟抖动会增加ADC的本底噪声。

时钟抖动引起的噪声取决于输入信号的转换率和时钟源中的时钟抖动量。计算公式如下：

$V_{N,JITTER} = 2 * \pi *f_{IN} * t_{JITTER}*V_{IN}$

其中， $f_{IN}$ 为输入信号频率， $t _{JITTER}$ 是时钟源的抖动规范。对于有较高频率成分的信号，输入信号的转换率更高，时钟抖动导致的信噪比下降更严重。

ADC过采样的一个主要优点是，当采用更高的过采样时，ADC的信噪比会提高。过采样的定义是时间段内多次采样平均，这样会平均由于时钟抖动引起的采样变化。过采样增加的信噪比计算如下：

$10 * \log(OSR)_{10}$

为了对比ADC有无过采样的性能差异，下图中每个曲线图包括四种不同时钟抖动规格（0.5ns、5ns、50ns和500ns）的曲线。左图表示过采样ADC的SNR，而又图表示没有过采样架构的ADC的SNR。

这两个图说明了相同的效果：随着输入信号频率或时钟抖动量的增加，结果的信噪比降低。因此，具有更高信噪比目标的应用可能需要更昂贵、更高功率的时钟解决方案来最小化抖动。

3 时钟互调

时钟源影响ADC噪声性能和增加系统噪声的另一种方式是通过时钟互调。几乎所有的数据采集系统都有多个需要时钟输入的开关元件。在某些情况下，这些时钟输入可能需要不同的输入频率，这些频率可能来自不同的时钟源。

如果这些时钟源是离散和异步的，它们可能会相互耦合并在频谱中产生音调。给定频率F1和F2的两个时钟源，其基频的差或和产生互调音调。这些被称为二阶互调产物，如下图所示。

此外，它们的基频和其他基频之间也会产生不同的和。虽然这些音调可能存在于您感兴趣的信号带宽之外，但它们仍然可以混入ADC通带并降低AC规格，如信噪比和总谐波失真。

下图中的快速傅立叶变换（FFT）说明了这些互调效应。使用具有短路输入（0-V差分输入）的ADC，处理器时钟设置为12 MHz，而ADC调制器时钟降低到11.996 MHz，产生4 kHz的差异。

由于处理器和ADC时钟的不同，在4khz的频谱中出现二阶互调音调，并且在4khz的倍数处产生额外的谐波。这说明了互调产物是如何直接落入ADC的通带并产生噪声的。

为了缓解这个问题，宽带应用通常使用一个时钟源来产生系统中使用的所有其他频率，以确保它们都是同步的。另一个有用的缓解技术是选择时钟频率和采样率，它们最不可能在感兴趣的信号带宽内产生音调。

4 时钟的最佳PCB布局

为时钟源设计PCB布局时，请注意尽可能保持时钟信号干净。虽然它被认为是一个数字输入，但把时钟信号当作另一个重要的模拟信号来对待。尽量减少迹线阻抗，并考虑为信号串联电阻和并联电容，以帮助处理反射或过冲。下图为ADS127L01评估板内时钟PCB布局设计。

上图中的红线从源到ADC的时钟路径（U26，用橙色突出显示）。时钟路径从时钟源（Y1）开始，然后输入时钟扇出缓冲器（U23）。这两个组件在上图的右上角以蓝色突出显示。时钟扇出缓冲器生成两个相同的原始输入时钟频率副本：一个驱动ADC，另一个驱动微控制器（通过R55）。

为了到达ADC，时钟信号通过一个小的43Ω电阻器（R56）与时钟缓冲器输出串联，以帮助抑制反射。

在跨接器之后，所选时钟信号在到达ADC时钟引脚之前通过另一个电阻器（R60）和并联电容器（C76）。路径尽可能短而直接。SPI接口信号（以绿色突出显示）也远离时钟输入。

5 其他

5.1 ADC输入端的时钟信号质量

如果ADC时钟输入引脚处的时钟信号显示过度过冲和振铃，则可能需要通过增加或增加小串联电阻器和并联电容器的尺寸来进一步优化时钟边缘。添加这些元件可以有效地对时钟输入应用低通滤波器，同时保持基本时钟频率。也可能会注意到时钟边缘的“架子”或“台阶”。这是由于时钟信号沿一条轨迹传输并进入高阻抗输入时的反射引起的，串联电阻将有助于抑制这些时钟反射。

5.2 ADC上的电源引脚

因为ADC的DVDD输入和时钟源或时钟缓冲器可能共享同一个数字源，所以检查这些引脚是否存在大的瞬态电流。瞬变是由突然的电流需求引起的，可能需要额外的去耦电容来抑制。但在选择去耦电容器的尺寸时要小心：较小的去耦电容器电感较小，可以更快地提供所需电流，而较大的去耦电容器有助于储存大量必要的电荷，并过滤掉电源轨上的任何噪声。两种去耦电容器尺寸的组合可能需要保持数字电源的安静和稳定。

另一种有助于减少耦合到ADC输出的瞬态的技术是在ADC数字电源引脚和时钟源或时钟缓冲器电源引脚之间放置一个小的铁氧体磁珠。