Static Timing Analysis For Nanomete
文章平均质量分 62
一杯长岛下肚
这个作者很懒,什么都没留下…
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静态时序分析圣经学习(8) 时序验证
1、建立时间检查2、保持时间检查3、多周期路径某些情况下,两个寄存器之间的组合逻辑数据路径可以超过一个周期。这种情况下,可以声明一个组合逻辑路径是一个多周期路径。尽管数据采样寄存器每个周期都对数据进行采样,但可以让STA发生在几个指定的周期之后。可以用以下命令对花费3个时钟周期的数据路径进行约束。默认的保持时间检查发生在建立时间检查的前一个周期,这不是我们希望的。我们需要把默认的保持时间检查向前移动2个周期。用以下指令后,数据路径最短延迟将被约束在一个时钟周期内。多周期的hol原创 2021-07-18 00:50:41 · 1308 阅读 · 0 评论 -
静态时序分析圣经学习(1)简介
1、啥是静态时序分析?静态地执行对DUT的时序分析,不依赖于输入端口的激励信号,解决设计中的时序问题。另一种时序分析方法叫做时序仿真,是动态的施加激励,观察电路行为是否符合要求。给定一个设计,一个时钟周期和外部环境,STA就可以验证这个设计能否在预期的速度下安全地运行,且没有时序违例。时序检查包括建立时间和保持时间检查。STA是一种完整且详尽的办法。相比于时序仿真来说,时序仿真只能验证给定激励执行的那部分时序路径。另外,基于逻辑仿真的验证无法分析噪声及串扰、OCV所带来的影响。2、流程将RTL综合成原创 2021-06-11 21:21:29 · 538 阅读 · 0 评论 -
静态时序分析圣经学习(3) 标准单元库
1、管脚电容一个cell的输入输出管脚都指定了电容,大部分cell只指定了输入管脚电容,因为大部分cell的输出管脚电容为0.2、时序模型一个反相器cell的时序弧延迟与以下两点相关:1 输出负载,即输出管脚上的电容负载2 输入转换时间(input transition time)负载越大,delay越大大部分情况下,输入转换时间增加,delay增加(某些具有非单调行为的cell可能相反)输出转换时间主要跟输出负载相关,负载越大,输出转换时间越大。线性模型:delay和输出转换时间与输原创 2021-05-28 23:33:19 · 1685 阅读 · 0 评论 -
静态时序分析圣经学习(2)STA理念
1、NMOS PMOS结构NMOS:衬底为p型,沟道为n型MOS管的长度指源极和漏极之间的距离。2、skewskew是多个时钟信号到达时钟终点的时间差。latency是从时钟源到时钟终点的总时差,包括source latency和network latency两部分。一个理想的时钟树具有无限驱动能力,可以驱动任何源且无时延,且时钟树出现的任何cell无时延。在设计早期,STA主要分析data path而设置理想的时钟树。set_clock_latency 2.2 [get_clocks BZ原创 2021-05-28 21:47:12 · 340 阅读 · 0 评论