DSP 的 BYPASS MODE 和 PLL MODE

"The input clock source to the DSP can be directly used to generate the clocks to other parts of the system (Bypass Mode) or it can be multiplied by a value from 2 to 15 and divided by a value from 1 to 32 to achieve a desired frequency (PLL Mode).The PLLEN bit of the PLL Control/Status Register (PLLCSR) is used to select between the PLL and bypass modes of the clock generator."

　　　　　　　　　　　　　　　　 -TMS320VC5502 DATASHEET

从上述描述中可以看出，DSP的时钟源信号可以直接输送到DSP的其他部分，用以产生其他部分的时钟，这就是BYPASS MODE。

也可以乘上2~15之间的任意数，除以1~32之间的任意数来获得所需要的频率,这就是PLL MODE。

BYPASS MODE和PLL MODE的选择是通过PLLCSR寄存器（CSL在PLL模块下）的PLLEN模块来决定的。

其中，BYPASS MODE是5502 DSP默认的模式。

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