PLL简介及配置

明天也不一定早睡

已于 2022-06-22 11:36:22 修改

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文章标签： fpga开发

于 2022-06-22 11:34:50 首次发布

本文链接：https://blog.csdn.net/qq_41462957/article/details/125393053

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本文介绍了PLL的基础知识，重点讲述了在Quartus II中创建和配置Cyclone IV FPGA PLL的过程，包括设置输入时钟、配置时钟输出和动态重配置等步骤。并通过例化和仿真验证了PLL的功能。

摘要由CSDN通过智能技术生成

1. PLL简介

2. PLL创建

2.1 创建一个Quartus II项目。

1. PLL简介

PLL的英文全称是Phase Locked Loop，即锁相环，是一种反馈控制电路。PLL对时钟网络进行系统级的时钟管理和偏移控制，具有时钟倍频、分频、相位偏移和可编程占空比的功能。PLL一般由模拟电路所实现。

PLL是FPGA重要的资源，不同FPGA的PLL 是不一样。以我们开发板的Cyclone IV为例，它有两个PLL，每个PLL可以提供5路输出。

PLL 的时钟输入可以是PLL 所在的 Bank 的时钟输入管脚或者其他 PLL 的输出，FPGA 内部产生的信号不能驱动

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