volatile详解

CPU缓存架构:寄存器,L1,L2,L3

不同的CPU L1和L2的数据不共享，一般通过MESI协议保证cache一致性

1、M(Modified) 这行数据有效，但是被修改了，和内存中的数据不一致，数据只存在于本Cache中

2、E(Exclusive) 这行数据有效，和内存中的数据一致，数据只存在于本Cache中

3、S(Shared) 这行数据有效，和内存中的数据一致，数据分布在很多Cache中

4、I(Invalid) 这行数据无效

CPU在cache line状态的转化期间是阻塞的，经过长时间的优化，在寄存器和L1缓存之间添加了LoadBuffer、StoreBuffer来降低阻塞时间，Buffer与L1进行数据传输时，CPU无须等待。

1、CPU执行load读数据时，把读请求放到LoadBuffer，这样就不用等待其它CPU响应，先进行下面操作，稍后再处理这个读请求的结果。

2、CPU执行store写数据时，把数据写到StoreBuffer中，待到某个适合的时间点，把StoreBuffer的数据刷到主存中。

因为StoreBuffer的存在，CPU在写数据时，真实数据并不会立即表现到内存中，所以对于其它CPU是不可见的；同样的道理，LoadBuffer中的请求也无法拿到其它CPU设置的最新数据；

由于StoreBuffer和LoadBuffer是异步执行的，所以在外面看来，先写后读，还是先读后写，没有严格的固定顺序。

每个Core的Cache控制器不仅知道自己的读写操作，也监听其它Cache的读写操作，假如有4个Core：

1、Core1从内存中加载了变量X，值为10，这时Core1中缓存变量X的cache line的状态是E；

2、Core2也从内存中加载了变量X，这时Core1和Core2缓存变量X的cache line状态转化成S；

3、Core3也从内存中加载了变量X，然后把X设置成了20，这时Core3中缓存变量X的cache line状态转化成M，其它Core对应的cache line变成I（无效）

内存可见性如何实现

从上面的分析可以看出，其实是CPU执行load、store数据时的异步性，造成了不同CPU之间的内存不可见，那么如何做到CPU在load的时候可以拿到最新数据呢？

【volatile编译之后的赋值指令putstatic没有什么不同，唯一不同是变量i的修饰flags多了一个，c/c++中的volatile关键字，用来修饰变量，volatile是一种类型修饰符，被volatile声明的变量表示随时可能发生变化，每次使用时，都必须从变量i对应的内存地址读取，编译器对操作该变量的代码不再进行优化，编译器会判断是不是多核cpu，底层基于C++的volatile实现，因为volatile自带了编译器屏障的功能，总能拿到内存中的最新值】