STA
静态时序分析
alangaixiaoxiao
科研虐我千百遍,我待科研如初恋
展开
-
详解FPGA中的建立时间与保持时间
详解FPGA中的建立时间与保持时间 概念对于一个数字系统而言,建立时间和保持时间可以说是基础中的基础,这两个概念就像是数字电路的地基,整个系统的稳定性绝大部分都取决于是否满足建立时间和保持时间。但是对于绝大部分包括我在内的初学者来说,建立时间和保持时间的理解一直...转载 2018-08-10 14:54:51 · 2041 阅读 · 0 评论 -
XILINX静态时序分析专题一:setup time
好记性不如烂笔头,记录下vivado寄存器与寄存器之间的时序分析方法,本篇介绍vivado setup的分析方法,本篇为个人理解,如有错误,望指正。如下面几幅图所示,主要分为四个部分:从图中可以看出这条路径的基本信息,slack为时序裕量,source为源寄存器,destination为目的寄存器,requirement为时钟周期,dat...转载 2020-05-14 10:22:39 · 1645 阅读 · 0 评论 -
FPGA STA(静态时序分析)---ALTERA FPGA
1 FPGA设计过程中所遇到的路径有输入到触发器,触发器到触发器,触发器到输出,例如以下图所看到的:这些路径与输入延时输出延时,建立和保持时序有关。2. 应用背景 静态时序分析简称STA,它是一种穷尽的分析方法。它依照同步电路设计的要求。依据电路网表的拓扑结构,计算并检查电路中每个DFF(触发器)的建立和保持时间以及其它基于路径的时延要求是否满足。STA作为FPGA设...转载 2018-08-27 21:23:14 · 2129 阅读 · 0 评论 -
静态时序分析博客系列
静态时序分析是FPGA设计中非常重要的一个过程,也是很多FPGA初学者难以理解的地方。写这篇博文的主要目的是,对我最近的所学、所思做一个简要的总结;同时和大家分享一下我的一些想法,博文中可能存在一些不足或者错误的地方,还请各路大神指出。此次连载的博文的主要参考资料为:Lattice、华为、Altera等公司的静态时序参考文档。综合工具为Synplify P...转载 2018-08-27 21:25:01 · 727 阅读 · 0 评论