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转载 嵌入式开发之zynqMp ---Zynq UltraScale+ MPSoC 图像编码板zcu102

嵌入式开发之zynqMp —Zynq UltraScale+ MPSoC 图像编码板zcu102 转载地址:https://www.cnblogs.com/pengkunfan/p/8569986.html 1.1 xilinx zynqMp 架构 1.1.1 16nm 级别工...

2019-09-04 10:44:41

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转载 SPI协议通信

SPI通信协议 SPI是同步串行通信接口。 SPI是英语Serial Peripheral Interface的缩写,顾名思义就是串行外围设备接口。SPI是一种高速的、全双工、同步通信总线,标准的SPI也仅仅使用4个引脚,常用于单片机和EEPROM、FLASH、实时时钟、数字信号处理器等器件的通...

2018-11-16 22:44:39

阅读数 91

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转载 VDMA IP的GUI配置介绍【Xilinx-VDMA模块学习】

本文转载自:http://blog.csdn.net/vacajk/article/details/53908661 使用的是Vivado 2015.4,XC7Z020, AXI Video Direct Memory Acess(6.2)...

2018-11-15 17:49:12

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转载 Matlab中double,im2double,mat2gray函数使用方法介绍

图像类和类型间的转换 im2uint8  将输入中所有小于0的设置为0,而将输入中所有大于1的设置为255 其他的所有乘以255 im2uint16  将输入中所...

2018-11-15 12:00:29

阅读数 383

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原创 基于FPGA的彩色图转灰度图算法

一、算法基础 对于彩色转灰度,有一个很著名的心理学公式:Gray = R0.299 + G0.587 + B*0.114;  使用移位算法来避免浮点运算,并保证算法的精度;  惯上使用16位精度,2的16次幂是65536,所以这样计算系数: 0.299 * 65536 = 19595.2...

2018-10-23 17:04:16

阅读数 1080

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转载 Verilog 系统函数介绍

1      $display    &nbsp...

2018-10-16 11:22:05

阅读数 942

评论数 2

转载 FPGA基础知识3(xilinx CLB资源详解--slice、分布式RAM和Block ram)

 来源:http://www.eefocus.com/b3574027/blog/15-05/312609_2e5ad.html 以下分析基于xilinx 7系列 CLB是xilinx基本逻辑单元,每...

2018-09-12 00:44:48

阅读数 666

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原创 关于锁存器和触发器的一点记录

一,锁存器与寄存器的区别: 锁存器与触发器最大的区别在于,锁存器是电平触发,而触发器是边沿触发。锁存器在不锁存数据时,输出随输入变化;但一旦数据锁存时,输入对输出不产生任何影响。 首先应该明确锁存器和触发器也是由与非门之类的东西构成。尤其是锁存器,虽说数字电路定义含有锁存器或触发器的电路叫时序...

2018-09-05 22:48:18

阅读数 353

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原创 m序列信号发生器--基于线性移位反馈寄存器LFSR

1.m序列简介 m序列是目前广泛应用的一种伪随机序列,其在通信领域有着广泛的应用,如扩频通信,卫星通信的码分多址,数字数据中的加密、加扰、同步、误码率测量等领域。m序列在所有的伪随机序列里面的地位是最基础同样也是最重要的。它的特点就是产生方便快捷,有很强的规律特性,同时自相关性、互相关特性也很...

2018-08-28 17:04:47

阅读数 1893

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转载 静态时序分析博客系列

静态时序分析是FPGA设计中非常重要的一个过程,也是很多FPGA初学者难以理解的地方。写这篇博文的主要目的是,对我最近的所学、所思做一个简要的总结;同时和大家分享一下我的一些想法,博文中可能存在一些不足或者错误的地方,还请各路大神指出。此次连载的博文的主要...

2018-08-27 21:25:01

阅读数 374

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转载 FPGA STA(静态时序分析)---ALTERA FPGA

1 FPGA设计过程中所遇到的路径有输入到触发器,触发器到触发器,触发器到输出,例如以下图所看到的: 这些路径与输入延时输出延时,建立和保持时序有关。 2. 应用背景   静态时序分析简称STA,它是一种穷尽的分析方法。它依照同步电路设计的要求。依据电路网表的拓扑结构,计算并...

2018-08-27 21:23:14

阅读数 540

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转载 carry_ahead adder 超前进位加法器

串行进位加法器需要一级一级的进位,进位延迟很大。先行进位加法器(也叫超前进位加法器)可以有效的减少进位延迟。 &nbs...

2018-08-27 09:49:24

阅读数 226

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原创 关于Verilog HDL的一些技巧、易错、易忘点 daily record

一个小细节 always@(posedge I_clk) begin if(I_rst_p) cnt <= 2'd0; else if(cnt == 2'd2) cnt <= 2...

2018-08-23 11:09:02

阅读数 86

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转载 以太网理论篇

    &n...

2018-08-20 18:02:17

阅读数 187

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转载 XAIU接口协议

ISO七层协议到TCP/IP四层协议的对应关系图: MAC即Media Access Control,即媒体访问控制子层协议.该协议位于OSI七层协议中数据链路层的下半部分,主要负责控制与连接物理层的物理介质.在发送数据的时候,MAC协议可以事先判断是否可以发送数据,如果可以发送将给数据...

2018-08-19 23:59:48

阅读数 605

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原创 基于移位加法的乘法器---Verilog实现

无符号数的乘法,根据乘数的数位计算位积,再将一系列位积相加。便可以得到两个无符号二进制数的乘积。这里可以选择移位的方式。比如out= in * 13,in为4位,则out为8位,的计算:assign out = a + a << 2 + a &a...

2018-08-14 22:43:13

阅读数 3192

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转载 关于Verilog HDL的一些技巧、易错、易忘点

关键词:   ·技巧篇:       组合逻辑输出类型选择;       语法上的变量交换;     ·易忘篇:       case/casex/casez语句;       循环语句;       数制和操作符;       数据类型;   ...

2018-08-13 11:38:01

阅读数 139

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原创 基于减法操作除法器的算法---Verilog实现

引言 除法器在FPGA里怎么实现呢?当然不是让用“/”和“%”实现。 在Verilog HDL语言中虽然有除的运算指令,但是除运算符中的除数必须是2的幂,因此无法实现除数为任意整数的除法,很大程度上限制...

2018-08-13 10:15:29

阅读数 3254

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转载 FPGA数字信号处理(二)并行FIR滤波器Verilog设计

该篇是FPGA数字信号处理的第二篇,选题为DSP系统中极其常用的FIR滤波器。本文将简单介绍FIR滤波器的原理,详细介绍使用Verilog HDL设计并行FIR滤波器的流程和方法。接下来几篇会介绍串行结构FIR的Veril...

2018-08-12 16:53:31

阅读数 1029

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原创 串行FIR滤波器---Verilog设计

数字滤波器 数字滤波器从实现结构上划分,有FIR和IIR两种。FIR的特点是:线性相位、消耗资源多;IIR的特点是:非线性相位、消耗资源少。由于FIR系统的线性相位特点,设计中绝大多数情况都采用FIR滤波器。 线性相位系统的意义,这里的线性相位指的是在设计者关心的通带范围内,LTI系统满足线性...

2018-08-11 23:37:52

阅读数 1684

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