EDA与VHDL
Alexa2077
这个作者很懒,什么都没留下…
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EDA与VHDL题目——八选一选择器
EDA与VHDL题目——八选一选择器代码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux8 IS PORT(data0,data1,data2,data3,data4,data5,data6,data7,a,b,c:IN STD_LOGIC; q:OUT STD_LOGIC);END mux8;ARCHITECTURE concunt OF mux8 ISSIGNAL sel:STD_LOGIC_VECTOR(2原创 2021-02-11 14:09:29 · 3095 阅读 · 0 评论 -
EDA与VHDL题目——数字钟
EDA与VHDL题目——数字钟代码library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all; entity clock is port ( clk : in std_logic; reset : in std_logic; reset2 : in std_logic; xianshi : out std_logic_vector(7 downto 0)原创 2021-02-11 13:54:48 · 419 阅读 · 1 评论 -
EDA与VHDL题目——七人表决器
EDA与VHDL题目——七人表决器代码LIBRARY IEEE; --七人表决器 USE IEEE.STD_LOGIC_1164.ALL;ENTITY VOTE IS PORT(a,b,c,d,e,f,g:IN STD_LOGIC; -- 七输入 o:OUT STD_LOGIC); -- 一输出END ENTITY VOTE;ARCHITECTURE VT OF VOTE IS原创 2021-02-11 13:52:15 · 2880 阅读 · 0 评论 -
EDA与VHDL题目——流水灯
EDA与VHDL题目——流水灯代码library ieee;use ieee.std_logic_1164.all;entity runninglight isport(clk,reset:in std_logic; output:out std_logic_vector(7 downto 0));end runninglight;architecture behave of runninglight isbegin signal clk1:std_logic_vector(1 d原创 2021-02-11 13:48:16 · 1637 阅读 · 0 评论 -
EDA与VHDL题目——模60计数器
EDA与VHDL——模60计数器代码library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt60 is port(clk,clr,ena:in std_logic; cnt10,cnt6:out std_logic_vector(3 downto 0); carry_out:out std_logic; led10:out std_logic_vect原创 2021-02-11 13:39:29 · 1603 阅读 · 1 评论 -
EDA与VHDL题目——38译码器
EDA与VHDL题目——38译码器代码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; --调用库函数ENTITY trans38 IS --结构体PORT(A,B,C:IN STD_LOGIC; Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END trans38;ARCHITECTURE dec_behave OF trans38 IS SIGNAL sel:STD_LOGIC_VECTOR(原创 2021-02-10 08:29:33 · 4624 阅读 · 0 评论