【FPGA】module中CLOCK RESET iCall oDone的含义

一般的module并不只有iData和oData,还有其他的控制信号，如CLOCK RESET iCall oDone

基本的模式为

module cordicSinhCosh
(
    input CLOCK,RESET,
	 input iCall, 
	 output oDone,
	 input [31:0]iData, 
	 output [31:0]oData, 
);
	 reg [31:0] x;
	 
	 initial begin  
        x = ...
	 end
	 
	 reg signed [31:0]x,y;
	 
	 always @ ( posedge CLOCK or negedge RESET ) //CLOCK上升沿触发或者RESET下降沿触发
	     if( !RESET ) // 重置信号
		       begin
				 寄存器初始化
			   end
		  else if( iCall ) // i表示输入，应该接上面芯片的oDone，正表示开始运算
		     case( i )
			  
			       0:
					 begin
                         
                     end
					     
				   1:
			        begin		 
						....
					end
						 
				   20:
					begin isDone <= 1'b1; i <= i + 1'b1; end //结束标志
					
				   21:
					begin isDone <= 1'b0; i <= 8'd0; end
					   
			  endcase
			  
		assign oDone = isDone; 
    
endmodule

参考：