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电子电路
文章平均质量分 73
apple^?
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LVDS调试问题
1. 结构主控板和喷头版之间采用LVDS线路连接,主控板上serializer将10bit数据进行串行转换,喷头版deserializer将LVDS串行数据信号转化为并行10bit。Deserializer通过对LVDS数据采样来同步于serializer芯片,如果没有同步,会有失锁信号产生。LVDS线路采用双绞线,长1m。接口用RJ45-14网口。喷头版接口图如下:其中原创 2017-06-30 16:01:19 · 9990 阅读 · 1 评论 -
system verilog中不可不小心的陷阱
任务和函数(task and function) 任务可以调用函数以及其他任务,但是函数不可以调用任务。在verilog中函数必须有返回值,但是在system verilog中扩展了函数功能,其可以返回空,即void。同时task参数列表可以表示为类似C的形式,用括号括起来,如:task test(input logic a, input reg[5:0]b, output logic c);任原创 2017-09-09 13:46:07 · 13535 阅读 · 0 评论 -
zynq平台PS端对DDR绝对地址访问
当PL端需要通过AXI总线访问DDR时,而PS端同样要访问到DDR,为了实现PL和PS对相同地址访问,可以通过定义变量到绝对地址的方法。 1. 单个变量 当只有一个变量情形下,可以定义一个指向DDR内存中的指针,比如: int* p=(int*)(0x100000); 2. 数组 对于数组不能用分配指针的方式来分配地址,这样在通过指针写或者读数据时,有可能同其它变量发生冲突。 需要修改l原创 2017-12-26 14:06:27 · 11163 阅读 · 1 评论 -
MIPI-CSI-2协议
整体结构CSI-2为发送者和接收者数据传输和控制提供了规范,从物理上看包含了控制部分和数据传输部分。发送者作为从设备而接收者作为主设备。协议包含了三个层次:物理层、协议层和应用层。其作用为:物理层:定义了物理链路的连接方式。 协议层:又分为三层(像素打包解包格式,低水平协议,链路管理),主要关于图像数据打包方式,以及处理多通路图像数据的方式等。 应用层:协议的最上层,和图像数据编解码等处...原创 2018-12-17 22:18:47 · 16454 阅读 · 2 评论 -
Modelsim下uvm环境搭建
1. 下载modelsim软件下载modelsim,这里用的是modelsim10.4版本。下载地址:https://pan.baidu.com/s/1wnCwlQ2EblCkKHFOM6gEyw 提取码:772l 。完成下载和安装,在安装文件夹中可以看到uvm-1.1d,这是我们使用的uvm版本。在uvm-1.1d/win64下有uvm_dpi.dll文件,这是已经编译过的uvm库。...转载 2019-03-03 19:35:04 · 3290 阅读 · 0 评论 -
稀疏LSTM硬件结构
本文介绍稀疏LSTM的硬件架构,一种是细粒度稀疏化,权重参数分布随机,另外一种是bank-balance稀疏化。1. 文章结构Long-short term memory,简称LSTM,被广泛的应用于语音识别、机器翻译、手写识别等。LSTM涉及到大量的矩阵乘法和向量乘法运算,会消耗大量的FPGA计算资源和带宽。为了实现硬件加速,提出了稀疏LSTM。核心是通过剪枝算法...原创 2019-03-29 21:55:13 · 1387 阅读 · 1 评论 -
脉动阵列
脉动阵列是一个比较古老的概念,早在1982年就有了,可是,最近google的TPU采用了这个结构,脉动阵列又火了起来。我也是从今年新入职了一家公司后才接触到的,对比之前自己设计的AI架构,脉动阵列确实有很多优势。所以本文从传统AI计算架构和脉动阵列的对比来说明脉动阵列的设计方法和优势。卷积运算在正式介绍AI硬件架构前,简单讲一下卷积运算。因为卷积运算在CNN中发挥着重要作用,...原创 2019-03-29 07:55:04 · 14245 阅读 · 1 评论 -
用LUT来搭建乘法器
引言卷积占据了CNN网络中绝大部分运算,进行乘法运算通常都是使用FPGA中的DSP,这样算力就受到了器件中DSP资源的限制。比如在zynq7000器件中,DSP资源就较少,神经网络的性能就无法得到提升。利用xilinx器件中LUT的结构特征,设计出的乘法器不但能灵活适应数据位宽,而且能最大限度降低LUT资源使用。01Xilinx ultrascale器件LUT结构在这里简要介绍一下...原创 2019-05-25 22:53:54 · 2692 阅读 · 2 评论 -
如何在FPGA中实现高效的compressor加法树
引言大规模的整数加法在数字信号处理和图像视频处理领域应用很多,其对资源消耗很多,如何能依据FPGA物理结构特点来有效降低加法树的资源和改善其时序特征是非常有意义的。本篇论文是基于altera公司的FPGA,利用其LUT特点,探索设计最大程度利用LUT以及改善时序的compressor树的结构。1 半加器和全加器半加器是两个输入bit相加,输出结果S和进位C。表达式为:S=A^B...转载 2019-06-02 09:29:56 · 2763 阅读 · 0 评论