用LUT来搭建乘法器

引言

卷积占据了CNN网络中绝大部分运算，进行乘法运算通常都是使用FPGA中的DSP，这样算力就受到了器件中DSP资源的限制。比如在zynq7000器件中，DSP资源就较少，神经网络的性能就无法得到提升。利用xilinx器件中LUT的结构特征，设计出的乘法器不但能灵活适应数据位宽，而且能最大限度降低LUT资源使用。

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Xilinx ultrascale器件LUT结构

在这里简要介绍一下ultrascale系列器件中的LUT结构，有助于后边对乘法器设计思路的理解。CLB（configuratble logic block）是主要的资源模块，其包含了8个LUT，16个寄存器，carry逻辑，以及多路选通器等。其中LUT可以用作6输入1输出，或者两个5输入LUT，但是这两个LUT公用输入，具有不同输出。每个LUT输出可以连接到寄存器或者锁存器，或者从CLB输出。LUT可以用于64x1和32X2的分布式RAM，一个CLB内最大可以支持512X1大小的RAM。RAM的读写地址和输入的读写数据是共享的，数据通道可以使用x和I接口。LUT还可以配置用于4:1选通器，CLB最大能够支持到32:1的选通器。CLB中的carry逻辑含有异或门和产生进位的门，用于生成进位数据。

图1.1 LUT结构

 

LUT还可以被动态配置成32bit移位寄存器，这个功能在乘法器设计中可以用于改变乘法器的乘数和被乘数。在写入LUT数据的时候，每个时钟周期从D接口进入数据&#x