任意整数分频

//divn.v / Verilog

module divn (
input clk,
input rst_n,
output o_clk
);

parameter WIDTH = 3;
parameter N = 6;

reg [WIDTH-1:0] cnt_p;// 上升沿计数单位
reg [WIDTH-1:0] cnt_n;// 下降沿计数单位
reg clk_p;// 上升沿时钟
reg clk_n;// 下降沿时钟

assign o_clk = (N == 1) ? clk :
(N[0]) ? (clk_p | clk_n) : (clk_p);//其中N==1是判断不分频，N[0]是判断是奇数还是偶数，若为1则是奇数分频，若是偶数则是偶数分频。

always@(posedge clk or negedge rst_n) begin
if (!rst_n)
cnt_p <= 0;
else if (cnt_p == (N-1))
cnt_p <= 0;
else
cnt_p <= cnt_p + 1;
end

always@(posedge clk or negedge rst_n) begin
if (!rst_n)
clk_p <= 1;//此处设置为0也是可以的，这个没有硬性的要求，不管是取0还是取1结果都是正确的。
else if (cnt_p < (N>>1))/*N整体向右移动一位，最高位补零，其实就是N/2，不过在计算奇数的时候有很明显的优越性*/
clk_p <= 1;
else
clk_p <= 0;
end

always@(negedge clk or negedge rst_n) begin
if (!rst_n)
cnt_n <= 0;
else if (cnt_n == (N-1))
cnt_n <= 0;
else
cnt_n <= cnt_n + 1;
end

always@(negedge clk or negedge rst_n) begin
if (!rst_n)
clk_n <= 1;
else if (cnt_n < (N>>1))
clk_n <= 1;
else
clk_n <= 0;
end

endmodule




testbench.v

divn_tb.v / Verilog

`timescale 1ns/10ps
module divn_tb;
reg clk;
reg rst_n;
wire o_clk;

divn u0 (
.clk(clk),
.rst_n(rst_n),
.o_clk(o_clk)
);


initial begin
clk = 1'b1;
rst_n = 1'b1;

#50 rst_n = 1'b1;/*这一步是一定要加上的，因为，如果不加的话就等于没有进行初始化，输出信息是没有的，这一点已经验证过了*/
end

// 50MHz clk
always #10 clk = ~clk;
endmodule