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原创 同一个QUAD中调用多个Aurora IP核

同一个QUAD中调用4个X1 Aurora IP核,优化减少BUFG使用

2024-05-07 23:11:53 679 1

转载 FPGA速度等级

FPGA速度等级

2023-04-20 13:21:19 259

原创 SGM58031 FPGA调试

我用的是fpga配置SGM58031,配置完成后读寄存器发现只有高8bit读出来的数据是正确的,低8bit读出来的数据一直是FF,读其他寄存器也是同样的问题,有调试遇到同样的问题的吗,求解答。下图是我的FPGA配置读写时序。...

2021-08-21 16:31:06 3644 10

原创 xilinx_FPGA_MIG_DDR3读写控制

Xilinx MIG UART控制DDR3读写使用的硬件平台时Kintex7_ECO开发板硬件参数:FPGA型号:xc7k325tffg676-2DDR3:MT41J256M16开发环境:Vivado2020.1功能概述:通过串口控制DDR3的读写操作,串口终端发送写数据协议(包含协议头55 AA)、读写命令字、读写数据的基地址、读写数据长度,串口模块接收数据发送到协议解析模块,协议解析模块解析出读写控制,控制MIG IP实现连续地址和数据的读写操作,读出的数据发送到串口终端显示。串口自定义协

2021-06-23 23:11:43 1510

原创 jesd204b高速ad/da ad9172 AD9689调试记录

jesd204b高速ad/da调试,在做项目中使用到AD9172和AD9689系列芯片,如何使用fpga来调试,调试过程中遇到的问题记录。

2021-01-18 09:43:45 8144 12

原创 Verilog十进制转BCD码fsm状态机实现

学习中经常要用到将十进制数据转换为BCD码,算法比较简单,简单说明一下。**BCD码:**4位二进制数来表示一位十进制数的编码,例如十进制数279,转换为BCD码就是’h177。算法实现流程:二进制数据每次左移一位,每四位判断是否大于4,满足条件则加四,不满足继续移位。Verilog实现:FSM状态机实现 32bit十进制数据输入部分代码://============================================================================

2021-01-08 21:38:23 1739

z_tuen lite hand mal

z_turn handmal%%%%%%%%%%%========================================== %%%%fir1窗函数法 %%%%%%%%%%%========================================== fp=2500;fs=3500;Fs=8000;rs=30; wp=2*fp*pi/Fs;ws=2*fs*pi/Fs;%求归一化数字通带截止频率,求归一化数字阻带起始频率 Bt=ws-wp;%求过渡带宽 alpha=0.5842*(rs-21)^0.4+0.07886*(rs-21);%计算kaiser窗的控制参数 M=ceil((rs-8)/2.285/Bt);%求出滤波器的阶数 wc=(ws+wp)/2/pi; %求滤波器的截止频率并关于pi归一化 hk=fir1(M,wc,kaiser(M+1,alpha))%利用 fir1 函数求出滤波器的系数 [Hk,w] = freqz(hk,1); % 计算频率响应 mag = abs(Hk); % 求幅频特性 db = 20*log10(mag/max(mag)); % 化为分贝值 db1=db'; figure,plot(0:pi/511:pi,db1),grid on axis([0,4.0,-80,5]),title('数字滤波器——fir1窗函数法') %%

2019-03-10

空空如也

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