基于verilog的一位比较器

请思考如何用 case 语句写出比较电路：
推出一个1位较大数判断电路的真值表
用 case 语句编写判断电路
1、给出程序
2、给出 RTL 图
3、给出仿真结果
程序
module cy4(input A,B,
output reg F1,F2,F3
);
always @(*)
begin
case({A,B})
2’b00: begin
F1 = 1; F2 = 0; F3 = 0;
end
2’b01: begin
F1 = 0; F2 = 0; F3 = 1;
end
2’b10: begin
F1 = 0; F2 = 1; F3 = 0;
end
2’b11: begin
F1 = 1; F2 = 0; F3 = 0;
end
default:;
endcase
end
endmodule

3、RTL 视图

4、仿真波形