Verilog HDL的门级描述，数据流描述，行为描述

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Verilog HDL的门级描述，数据流描述，行为描述

**当我们使用HDL代码描述硬件功能的时候，主要有三种基本描述方式，即结构化描述方式、数据流描述方式和行为级描述方式。通过本次总结，我们将明白到底我们描述的电路是什么方式描述的。

结构化描述方式

结构化描述方式是最原始的描述方式，是抽象级别最低的描述方式，但同时也是最接近于实际的硬件结构的描述方式。结构化的描述方式，思路就像在面包板上搭建数字电路一样，唯一的不同点就是我们通过HDL的形式来描述数字电路都需要哪些元器件以及它们之间的连接关系是怎么样的罢了。所以，随机FPGA芯片的集成度越来越高，项目的复杂性越来越大，要想纯粹使用这种描述方式完成FPGA设计，已经不是人类所能做到的。

因此，我们一般不采用结构化的描述方式直接描述电路的逻辑功能，原因有二：首先，使用结构化的描述方式不易描述功能稍微复杂的电路；其次，不同FPGA厂商提供的软件集成开发环境中的原语名称是不同的，因此，使用结构化描述方式编写的代码是非常不通用的。
门级描述和数据流描述
这两种描述的时候，使用默认的wire即可。

这两种描述方式，本质上都是直接使用逻辑门![请添加图片描述](https://img-blog.csdnimg.cn/702b6d2e30104b98ae8be84df2d7c637.jpeg

门级描述是显式地使用了门级原语
数据流描述其实是隐式地使用门级原语，因为他是直接描述数据在寄存器直接的流动关系，本质上，还是在阐述逻辑门的使用
门级描述与数据