北邮22级信通院数电：Verilog-FPGA（1）实验一“跑通第一个例程” 过程中遇到的常见问题与解决方案汇总（持续更新中）

已于 2023-09-16 23:14:48 修改
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分类专栏： 北邮22级信通院数电实验 文章标签： fpga开发
于 2023-09-15 20:08:24 首次发布
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北邮22级信通院数电实验_青山如墨雨如画的博客-CSDN博客

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问题一：Verilog代码没有跑通 

报错信息：

错因分析：

问题二：已连接FPGA但烧录界面没有显示

可能原因：

解决方法：

1.安装驱动

2.换数据线

问题三：找不到.pof文件

解决方案： 

问题四：烧录4%Failed

问题描述：

解决办法：

问题五：重启软件后无法打开工程

解决方法：

0916更新

问题六：Modelsim安装、破解教程

问题七：所有Modelsim仿真问题 

第一个例程网址访问

 快速上手step-max10 [小脚丫STEP开源社区] (stepfpga.com)

问题一：Verilog代码没有跑通 

报错信息：

Error (12007): Top-level design entity "某某" is undefined

错因分析：

这个位置需要改成自己给文件起的名字

问题二：已连接FPGA但烧录界面没有显示

报错信息如上；

可能原因：

1.没有安装驱动；2.数据线不适配

解决方法：

1.安装驱动

具体步骤：

1.检查是否连接了硬件…

如果没有连接了硬件，往下走：

2.右键win图标打开设备管理器

 3.选择其他设备/端口/通用串行总线控制器里的USB-Blaster或Altera USB-Blaster

 

右键USB-Blaster或Altera USB-Blaster，选择“更新驱动程序” 

选择“浏览我的电脑以查找驱动程序”

填写自己的USB-Blaster路径。注意，一般USB-Blaster路径都在你软件环境下面的quartus\drivers\里。

点击下一步。

最后就完成啦。 

2.换数据线

如果以上安装步骤中在哪里都没有找到USB-Blaster，很有可能是数据线的问题。多用几个身边同学的数据线试试，问题可能会解决。

问题三：找不到.pof文件

解决方案： 

 其实教程中有提示，“工程输出文件”在D:\intelFPGA_lite\22.1std\quartus\bin64\output_files中，工程输出文件就是out_files。

问题四：烧录4%Failed

问题描述：

使用 quartus prime 21 之后版本下载 pof 到小脚丫会出下面问题，下载到 4%报错 operation failed

解决办法：

1.在本窗口中打开Tools->options

2.勾选Enable real-time ISP to allow background programming when available选项

3.此时不要开始下载 pof 文件，首先删除掉 pof 文件，添加 sof 文件，开始下载 

4.下载成功后删除 sof 文件，重新添加 pof 文件可以成功下载

注意标红的那几个地方

之后本机器可以正常烧录pof文件。

问题五：重启软件后无法打开工程

解决方法：

1.鼠标右键Quatus图标，选择“属性”

 2.选择高级属性，勾选“用管理员身份运行”。

3.再次打开就没有问题了。 

0916更新

问题六：Modelsim安装、破解教程

参考我的博客：

北邮22级信通院数电：Verilog-FPGA（2）modelsim北邮信通专属下载、破解教程_青山如墨雨如画的博客-CSDN博客

问题七：所有Modelsim仿真问题 

转载一篇很有用的博客，这里大都是关于simulation过程中出现的问题的汇总，博主很负责~

MODELSIM/仿真问题【汇总帖】 - 知乎 (zhihu.com)

青山入墨雨如画
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