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RSS订阅原创 FPGA 数字跑表设计
FPGA:两路跑表（计数范围0-99）开发板：minifpga,六个数码管，动态扫描两路跑表，中间空两格，计数范围0-99，可分别控制暂停或开始计数至99后停止计数，全局复位归零。module DFF_SW(clk, in, out);//D触发器模块 parameter n=5; input clk; input [n-1:0] in; output [n-1:0] out; reg [n-1:0] out; always @(posedge clk) out
2020-11-07 12:35:03
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原创 MATLAB自动控制：分析系统动态特性（超调量，上升时间，峰值时间，调整时间）和静态特性(稳态误差)
之前看到过一篇介绍已知传递函数分析系统动态特性和静态特性的博客，但那个代码只能分析标准形式的传递函数，最终响应值为1，然而，如果传递函数化为标准形式之后分子上还有常系数，则其最终响应值不为1，用原代码分析得到的稳态误差为会出现负值。于是做如下修改function main_GetPerformanceOfStepResponseclcclear close allglobal gTolerancegTolerance=0.05;%% testclf;n=[2];m=[1 6 27];
2020-06-07 12:27:56
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原创 FPGA：D触发器计数器
FPGA：D触发器计数器（计数范围：0-99，可暂停、继续、清零）module Counter(clk, rst, in0, count0,Light0) ;//计数器模块，in循环控制暂停开始 parameter n=5 ; input rst, clk ,in0; output [n-1:0] count0 ; output Light0; reg [n-1:0] next0 ; always@(*) begin if (count0>=99)
2020-06-06 16:34:04
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原创 FPGA实验：数码管滚动显示字符串“HELLO”（verilog编写、移位扫描驱动显示）
实验题目：移位显示“Hello”字符串（开发板上有6个数码管）：设计基本要求： （1）复位信号高电平有效由滑动开关送入，下降沿的同时右对齐显示“Hello”字符， 并由右向左移动，空两格循环显示;（2）按键触发单稳态定时，字符由左向右逆向循环，定时结束后恢复(定时为5s)；（3）按键控制位移步进速度，至少三个不同值。设计进阶： （4）使用同一按键控制步进速度；采用top-down设计风格；module div(clock_in,clock_out);//先做个时钟分频模块 input cl
2020-06-02 12:52:59
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原创 Quartus编译错误：which fans out to accumulate:inst4|acc[12] cannot be assigned more than one value
使用Quartus 编写verilog文件编译时出现“Error: Net “acc[12]”, which fans out to “accumulate:inst4|acc[12]”, cannot be assigned more than one valueError: Net is fed by “time_get_sub:inst3|acc[12]”Error: Net is fed by “sample_en:inst6|acc_out[12]” ”的解决办法可能原因：对某个输入或输出的
2020-05-24 02:07:15
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空空如也
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