Quartus编译错误：which fans out to accumulate:inst4|acc[12] cannot be assigned more than one value

使用Quartus 编写verilog文件编译时出现“Error: Net “acc[12]”, which fans out to “accumulate:inst4|acc[12]”, cannot be assigned more than one value
Error: Net is fed by “time_get_sub:inst3|acc[12]”
Error: Net is fed by “sample_en:inst6|acc_out[12]” ”的解决办法
可能原因：对某个输入或输出的管脚同时赋了多个值。
可能问题：1.重复定义管脚
2.顶层文件中添加的底层module中，存在对接口的重复赋值；
例如：顶层文件中同时含有两个模块
module a1(a,b,c,d);
module a2(e,f,g,h);
但是，在底层文件中定义module2时，已经引用了module1,如:
module a2(e,f,g,h);
input e,f;
output g,h;
mdule a1(a,b,c,d);
xxxxx
endmodule
这种情况在例化接口之后编译就会出现上述错误，因为a,b,c,d接口的重复赋值，顶层文件里可以将module a1(a,b,c,d)删除，只用添加module a2(e,f,g,h)就行了。